[发明专利]瞬态电压抑制器及其制造方法

摘要

本发明公开了一种瞬态电压抑制器，包括：N型半导体衬底以及形成于N型半导体衬底上的P型外延层。齐纳二极管由形成于N型半导体衬底的表面的P+埋层和该P+埋层底部的N型半导体衬底组成。在P+埋层的正上方的P型外延层表面形成有一N+区，N+区和其底部的P型外延层组成上二极管。在和上二极管相隔一横向距离的P型外延层表面形成有一P+区，P+区和其底部的P型外延层和N型半导体衬底组成下二极管。本发明还公开了一种瞬态电压抑制器的制造方法。本发明的衬底的N型杂质在工艺的热处理过程中不易扩散，不会造成由于衬底的杂质扩散到外延层中而使外延层的厚度消耗掉的缺陷，能减少形成器件所需的外延层的厚度，降低工艺成本。

主权项

一种瞬态电压抑制器，其特征在于，包括：N型半导体衬底；形成于所述N型半导体衬底上的P型外延层；P+埋层，位于所述N型半导体衬底的表面并扩散到所述P型外延层的底部，所述P+埋层具有一定横向宽度，所述P+埋层和其底部区域的所述N型半导体衬底组成齐纳二极管；在所述P+埋层的正上方的所述P型外延层表面形成有一N+区，该N+区和其底部的所述P型外延层组成上二极管，所述P型外延层的掺杂浓度小于所述N+区的掺杂浓度并使所述上二极管为一种单边突变结的结构；在和所述上二极管相隔一横向距离的所述P型外延层表面形成有一P+区，该P+区和其底部的所述P型外延层以及所述P+区底部的所述N型半导体衬底组成下二极管，所述P+区用于将所述P型外延层引出，所述P型外延层的掺杂浓度小于所述N型半导体衬底的掺杂浓度并使所述下二极管为一种单边突变结的结构；在所述上二极管的周侧的所述P型外延层中形成有将所述上二极管环绕的P型隔离阱；在纵向上，所述P型隔离阱的从所述P型外延层的顶部一直延伸到所述P型外延层的底部，所述P型隔离阱的底部和所述P+埋层相交并用于将所述P+埋层引出；在所述下二极管的周侧的所述P型外延层中形成有将所述下二极管环绕的N型隔离阱；在纵向上，所述N型隔离阱的从所述P型外延层的顶部一直延伸到所述P型外延层的底部。