[发明专利]进位保留乘法器

摘要

本发明公开了一种进位保留乘法器，涉及集成电路技术领域，通过对传统进位保留乘法器的分析，发现阵列中两个特殊位置的全加器可以进行逻辑上的化简，进而可以在降低乘法器面积的同时，让速度和功耗都得到优化。另外考虑到产生部分积的与门阵列中，每一行与门都有一个公共信号，于是可以共用下拉的NMOS管来降低晶体管数量。结合这两种方式构建出一种新的简化的进位保留乘法器。仿真结果表明与传统进位保留乘法器相比，本发明能降低功耗延迟积达12.41％。由于改进后的进位保留乘法器仍然保持了阵列乘法器本身结构规整的优越性，所以仍然适用于大规模集成电路的设计。同时其速度和功耗方面的优势又可以进一步提高电路系统的性能。

主权项

一种进位保留乘法器，包括多个全加器，其特征在于，位于所述乘法器的加法链最后一级的全加器SFA1的结构为：包括串联的第一进位输出电路和第一本位和输出电路；所述第一进位输出电路包括：第一反相器以及串联的电路P1和电路N1；所述电路P1和所述电路N1分别连接所述第一反相器的一端，所述第一反相器的另一端输出进位输出信号Co；所述电路P1包括：PMOS管MP1、MP2和MP3；其中，MP1与MP2串联后的电路与MP3并联，且所述MP1连接输入信号C，所述MP2连接输入信号B，MP3连接输入信号A；所述电路N1包括：NMOS管MN1、MN2和MN3；其中，MN2与MN3并联后的电路与MN1串联，且所述MN1连接输入信号A，所述MN2连接输入信号B，MN3连接输入信号C；所述第一本位和输出电路包括：第二反相器以及并联的电路P2和电路N2；所述电路P2和所述电路N2分别连接所述第二反相器的一端，所述第二反相器的另一端输出本位和输出信号S；所述电路P2包括：并联的电路P21和电路P22；所述电路P21包括：PMOS管MP4、MP5和MP6，MP4和MP5并联后的电路与MP6串联，所述MP4连接输入信号B，MP5连接输入信号C；所述电路P22包括：串联的PMOS管MP7、MP8和MP9，MP7、MP8和MP9分别连接输入信号A、B、C；所述电路N2包括：并联的电路N21和电路N22；所述电路N21包括：NMOS管MN4、MN5、MN6和MN7；MN5、MN6和MN7并联后的电路与MN4串联；MN5、MN6和MN7分别连接输入信号A、B、C；所述电路N22包括：串联的NMOS管MN8和MN9，MP8、MP9分别连接输入信号C、B。