[发明专利]基于FPGA的可配置的时钟频率合成装置有效
| 申请号： | 201210261705.X | 申请日： | 2012-07-26 |
| 公开（公告）号： | CN102882623A | 公开（公告）日： | 2013-01-16 |
| 发明（设计）人： | 刘大同;彭宇;刘连胜;刘川;见其拓 | 申请（专利权）人： | 哈尔滨工业大学 |
| 主分类号： | H04J3/06 | 分类号： | H04J3/06 |
| 代理公司： | 哈尔滨市松花江专利商标事务所 23109 | 代理人： | 牟永林 |
| 地址： | 150001 黑龙*** | 国省代码： | 黑龙江;23 |
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| 摘要： | 基于FPGA的可配置的时钟频率合成装置，属于收发器的发送时钟设计技术领域。它解决了使用普通晶振作为收发器的发送时钟源，会由于发送时钟信号抖动过大导致收发器不能正常产生恢复时钟信号，因而不能正确输出接收数据的问题。它的时钟发生单元的时钟信号输出端连接频率合成单元的时钟信号输入端，频率合成单元的控制信号输入端连接频率合成控制逻辑单元的控制信号输出端，频率合成单元的两对设定频率的差分时钟信号输出端与收发器的两对发送时钟信号输入端一一对应连接，频率合成控制逻辑单元内部的配置寄存器通过FPGA内部的其他逻辑单元或由上位机通过PCI接口进行21位数据配置，实现时钟频率合成。本发明适用于时钟频率的合成。 | ||
| 搜索关键词： | 基于 fpga 配置 时钟 频率 合成 装置 | ||
【主权项】：
一种基于FPGA的可配置的时钟频率合成装置，其特征在于：它包括时钟发生单元（1）、频率合成单元（2）、频率合成控制逻辑单元（3）和收发器（4），时钟发生单元（1）的时钟信号输出端连接频率合成单元（2）的时钟信号输入端，频率合成单元（2）的控制信号输入端连接频率合成控制逻辑单元（3）的控制信号输出端，频率合成单元（2）的两对设定频率的差分时钟信号输出端与收发器（4）的两对发送时钟信号输入端一一对应连接，所述频率合成单元（2）和收发器（4）均为FPGA内部的功能单元，频率合成控制逻辑单元（3）内部提供21位的配置寄存器（3‑1），该配置寄存器（3‑1）通过FPGA内部的其他逻辑单元（5）或由上位机通过PCI接口进行21位数据配置，实现时钟频率合成；所述21位数据在解析后以测试寄存器T、N分频寄存器和M分频寄存器的形式输出。
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