[发明专利]半导体装置及其制造方法有效

专利信息
申请号: 201210350172.2 申请日: 2012-09-19
公开(公告)号: CN103022021A 公开(公告)日: 2013-04-03
发明(设计)人: 三浦正幸;加本拓;佐藤隆夫 申请(专利权)人: 株式会社东芝
主分类号: H01L25/065 分类号: H01L25/065;H01L27/115
代理公司: 北京市中咨律师事务所 11247 代理人: 万利军;陈海红
地址: 日本*** 国省代码: 日本;JP
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摘要: 发明提供半导体装置及其制造方法。在一个实施方式中,半导体装置具备配置在内插基板上的芯片层叠体和搭载在芯片层叠体上的接口芯片。芯片层叠体,经由在除了位于层叠顺序的最下层的半导体芯片外的半导体芯片内设置的贯通电极以及凸起电极而电连接。接口芯片,经由在位于层叠顺序的最上层的半导体芯片的表面形成的再布线层或者在接口芯片内设置的贯通电极,与内插基板电连接。
搜索关键词: 半导体 装置 及其 制造 方法
【主权项】:
一种半导体装置,其特征在于,具备:内插基板,其具有具备外部连接端子的第1面和具备内部连接端子的第2面;芯片层叠体,其配置在所述内插基板的所述第2面上,具有按顺序层叠的多个半导体芯片,所述多个半导体芯片,经由在除了位于层叠顺序的最下层的半导体芯片之外的所述半导体芯片内所设置的贯通电极以及连接所述贯通电极之间的第1凸起电极来电连接,所述最下层的半导体芯片与所述内插基板经由设置有所述贯通电极的所述半导体芯片中的至少一个电连接,位于层叠顺序的最上层的半导体芯片具有在其表面设置的再布线层;和接口芯片,其搭载于所述芯片层叠体中的所述最上层的半导体芯片上,与所述最上层的半导体芯片经由第2凸起电极电连接,并且与所述内插基板的所述内部连接端子经由所述再布线层电连接。
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