[发明专利]一种多片高速ADC芯片的同步方法及装置无效
| 申请号： | 201210359347.6 | 申请日： | 2012-09-24 |
| 公开（公告）号： | CN102891681A | 公开（公告）日： | 2013-01-23 |
| 发明（设计）人： | 房东旭;金宏志;韩连印 | 申请（专利权）人： | 北京华力创通科技股份有限公司 |
| 主分类号： | H03M1/10 | 分类号： | H03M1/10 |
| 代理公司： | 北京凯特来知识产权代理有限公司 11260 | 代理人： | 郑立明;赵镇勇 |
| 地址： | 100094 北京*** | 国省代码： | 北京;11 |
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| 摘要： | 本发明提供了一种多片高速ADC芯片的同步方法及装置，相应的方法包括将输入的时钟信号经过一分若干路的差分时钟缓冲器，产生若干路同频同相的差分时钟，并且差分时钟的路数比ADC芯片的数量多一个；将一路差分时钟作为一片D触发器的数据锁存时钟，将剩余的每一路差分时钟分别作为一片ADC芯片的采样时钟，其中作为D触发器的数据锁存时钟的差分时钟与所有作为ADC芯片的采样时钟的差分时钟均是反相的。本发明既可以保证多片ADC芯片的同步信号同时到达多片ADC芯片，使多片ADC芯片同时开始采集数据，又能满足同步信号相对于ADC芯片采样时刻点的建立时间和保持时间。 | ||
| 搜索关键词： | 一种 高速 adc 芯片 同步 方法 装置 | ||
【主权项】：
一种多片高速ADC芯片的同步方法，其特征在于，包括：将输入的时钟信号经过一分若干路的差分时钟缓冲器，产生若干路同频同相的差分时钟，并且所述差分时钟的路数比ADC芯片的数量多一个；将一路所述差分时钟作为一片D触发器的数据锁存时钟，将剩余的每一路所述差分时钟分别作为一片ADC芯片的采样时钟，其中作为D触发器的数据锁存时钟的所述差分时钟与所有作为ADC芯片的采样时钟的所述差分时钟均是反相的。
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