[发明专利]可变的同步时钟分频电路

摘要

本发明公开了一种可变的同步时钟分频电路，包括：一时钟计数器，用于对输入的源时钟个数进行计数；一分频倍数配置寄存器，用于寄存时钟分频倍数；一比较器，当时钟计数器的值与分频倍数配置寄存器的值进行比较后，两者不等时，输出的门控逻辑的使能信号无效；当两者相等时，输出的门控逻辑的使能信号有效；一门控逻辑电路，当所述门控逻辑的使能信号无效时关闭；当所述门控逻辑的使能信号有效时，将源时钟分频后输出，且时钟计数器的值在下一个时钟周期归零。本发明可以进行任意整数分频，并在一定范围内可以配置分频倍数。

主权项

一种可变的同步时钟分频电路，包括：一时钟计数器，其时钟输入端输入源时钟，其复位端输入异步复位信号，用于对输入的源时钟个数进行计数；其特征在于，还包括：一分频倍数配置寄存器，用于寄存时钟分频倍数；一比较器，其一输入端与所述时钟计数器的寄存器的输出端相连接，另一输入端与所述分频倍数配置寄存器的输出端相连接，其输出端输出门控逻辑的使能信号；当所述时钟计数器的值与分频倍数配置寄存器的值进行比较后，两者不等时，所述门控逻辑的使能信号无效；当所述时钟计数器的值与分频倍数配置寄存器的值进行比较后，两者相等时，所述门控逻辑的使能信号有效；一门控逻辑电路，其数据输入端与所述比较器的输出端相连接，其使能端与所述时钟计数器的时钟输入端相连接，输入源时钟；当所述门控逻辑的使能信号无效时，该门控逻辑电路关闭；当所述门控逻辑的使能信号有效时，该门控逻辑电路将源时钟分频后输出，且时钟计数器的值在下一个时钟周期归零。