[发明专利]基于求和阵列的CMMB中LDPC编码器和编码方法

摘要

本发明涉及一种解决CMMB系统中两种不同码率QC-LDPC码并行编码的方案，其特征在于，所述系统的QC-LDPC码的并行编码器主要由寄存器、求和阵列、选择器和b位二输入异或门四部分组成。本发明提供的QC-LDPC并行编码器兼容多码率，能在保持编码速度不变的条件下有效减少资源需求，具有控制简单、资源消耗少、功耗小、成本低等优点。

主权项

一种适合于CMMB标准中两种不同码率QC‑LDPC码的并行编码器，QC‑LDPC码的生成矩阵GQC是由a×t个b×b阶循环矩阵Gi，j构成的阵列，其中，a、t和b皆为正整数，t=a+c，1≤i≤a，1≤j≤t，两种不同码率η分别是1/2、3/4，对于这两种不同码率QC‑LDPC码，均有t=36和b=256，两种不同码率对应的参数a分别是18、27，两种不同码率对应的参数c分别是18、9，2种a的最大公约数是u=9，a=ux，两种不同码率对应的参数x分别是2、3，生成矩阵GQC对应码字v=(s,p)，GQC的前a块列对应的是信息向量s，后c块列对应的是校验向量p，以b比特为一段，信息向量s被等分为a段，即s=(s1,s2,…,sa)，校验向量p被等分为c段，即p=(p1,p2,…,pc)，第i段信息向量si=(si,1,si,2,…,si,b)，其特征在于，所述编码器包括以下部件：寄存器R1～Rt，寄存器R1～Ra用于缓存信息向量s=(s1,s2,…,sa)，寄存器Ra+1～Rt用于计算和存储校验向量p=(p1,p2,…,pc)；求和阵列，对并行输入的u位信息比特s1,k，s2,k，…,su,k进行组合求和，其中，1≤k≤bx；选择器Ml～Mc，在求和阵列运算结果的基础上，根据码率η完成向量(s1,k，s2,k，…,su,k)与子块首行矩阵Fρ的并行乘法，其中，1≤ρ≤x，ρ=[(k‑1)/b]+1，符号[(k‑1)/b]表示不大于(k‑1)/b的最大整数；b位二输入异或门A1～Ac，Al将向量(s1,k，s2,k，…,su,k)与子块首行矩阵Fρ乘积的第l段b比特累加到寄存器Ra+l中，其中，1≤l≤c。