[发明专利]具有倍频器的锁相环及构造锁相环的方法有效
| 申请号： | 201210407861.2 | 申请日： | 2012-10-23 |
| 公开（公告）号： | CN103378855A | 公开（公告）日： | 2013-10-30 |
| 发明（设计）人： | 周楙轩 | 申请（专利权）人： | 台湾积体电路制造股份有限公司 |
| 主分类号： | H03L7/085 | 分类号： | H03L7/085;H03L7/099 |
| 代理公司： | 北京德恒律治知识产权代理有限公司 11409 | 代理人： | 章社杲;孙征 |
| 地址： | 中国台*** | 国省代码： | 中国台湾;71 |
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| 摘要： | 一种锁相环(PLL)电路包括倍频器和分数-N型PLL。倍频器的时钟输出端电连接至分数-N型PLL的时钟输入端。PLL的倍频器的环路带宽小于PLL的分数-N型PLL的环路带宽。本发明还提供了具有倍频器的锁相环及构造锁相环的方法。 | ||
| 搜索关键词： | 具有 倍频器 锁相环 构造 方法 | ||
【主权项】：
一种锁相环(PLL)电路，包括：倍频器，包括第一时钟输入端和第一时钟输出端；以及分数‑N型PLL，包括第二时钟输入端和第二时钟输出端，其中所述倍频器的所述第一时钟输出端电连接至所述分数‑N型PLL的所述第二时钟输入端；并且所述倍频器的环路带宽小于所述分数‑N型PLL的环路带宽。
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