[发明专利]一种模乘法器

摘要

本发明公开了一种模乘法器，包括：n+1位二进制乘法器，n位反相器阵列，n位CSA压缩器阵列，第一n位二进制加法器，1位全加器，5位加法器，第一1位反相器，第二1位反相器，第三1位反相器，第二n位二进制加法器和第三n位二进制加法器。本发明的模(2n+3)乘法器采用二进制乘法的结果作为运算数再处理，从而把传统模(2n+3)乘法器的多次修正改为一次修正，大大减少了模(2n+3)乘法器的耗费资源，并提高了其运算速度。

主权项

1.一种模(2ⁿ+3)乘法器，包括：n+1位二进制乘法器，n位反相器阵列，n位CSA（Carry Save Adder）压缩器阵列，第一n位二进制加法器，1位全加器，5位加法器，第一1位反相器，第二1位反相器，第三1位反相器，第二n位二进制加法器和第三n位二进制加法器；设A和B为所述模(2ⁿ+3)乘法器的输入，共有n+1位，分别为[n:0]，Y为所述模(2ⁿ+3)乘法器的输出，共有n+1位，为[n:0]，其中，A[u:v]，B[u:v]和Y[u:v]分别表示A、B和Y的第v位到第u位对应的数，具体连接关系如下：所述n+1位二进制乘法器的两个输入端分别用于输入所述模(2ⁿ+3)乘法器的两个输入A和B，所述n+1位二进制乘法器的输出为P，其中，P共有2n+2位，为[2n+1:0]；所述n位反相器阵列的输入端用于输入所述n+1位二进制乘法器的输出P的对应位数据P[2n-1:n]，所述n位反相器阵列的输出为所述n位CSA压缩器阵列的三个输入端用于输入所述n+1位二进制乘法器的输出P的对应位数据P[n-1:0]和P[2n-1]，以及所述n位反相器阵列的输出所述n位CSA压缩器阵列的两个输出端分别为：当前位输出L[n-1:0]，进位输出H[n-1:0]；所述n位CSA压缩器阵列执行的运算为：其中#为连接符；所述第一1位反相器的输入端用于输入CSA压缩器阵列进位输出的对应位H[n-1]，所述第一1位反相器的输出为所述1位全加器的输入端分别用于输入所述n+1位二进制乘法器的输出P的对应位数据P[2n-1]和P[2n+1]，以及所述第一1位反相器的输出所述1位全加器的输出为W[2:1]，其中，W[1]为当前位输出，W[2]为进位输出；所述第一n位加法器的两个加数输入端分别用于输入CSA压缩器阵列进位输出的对应位L[n-1:0]和H[n-2:0]，以及所述第一1位反相器的输出所述第一n位二进制加法器的输出为R[n:0]；所述第二1位反相器的输入端用于输入所述第一n位二进制加法器输出的对应位R[n]，所述第二1位反相器的输出为所述5位加法器的输入端用于输入所述1位全加器的输出W[2:1]，所述n+1位二进制乘法器的输出P的对应位数据P[2n+1:n],以及所述第二1位反相器的输出所述5位加法器的输出为G[5:0]；所述5位加法器执行的运算为：所述第二n位制加法器的两个加数输入端分别用于输入所述第一n位二进制加法器的输出R[n-1:0]，以及所述5位加法器的输出G[5:0]，所述第二n位二进制加法器的输出为T[n:0]；所述第三1位反相器的输入端用于输入所述第二n位二进制加法器输出的对应位T[n]，所述第三1位反相器的输出为所述第三n位制加法器的两个加数输入端分别用于输入所述第二n位二进制加法器的输出T[n-1:0]，以及所述第三1位反相器的输出所述第三n位二进制加法器的输出Y[n:0]即是所述模(2ⁿ+3)乘法器的输出。