[发明专利]模乘法器

摘要

本发明公开了一种模(23n-2n)乘法器，包括：3n位二进制乘法器，2n位CSA压缩器阵列，第一2n位二进制加法器，1位反相器，第二2n位二进制加法器。本发明的模(23n-2n)乘法器采用二进制乘法的结果P作为运算数再处理，并且采用了提前加1的方式对模加运算进行纠正，大大提高了其运算速度。该发明相对于现有技术，在资源开销上减少了一个乘法器和一个组合逻辑电路；在关键路径上，减少了一个乘法器。

主权项

1.一种模(2³ⁿ-2ⁿ)乘法器，包括：3n位二进制乘法器，2n位CSA(Carry Save Adder)压缩器阵列，第一2n位二进制加法器，1位反相器，第二2n位二进制加法器。设A和B为所述模(2³ⁿ-2ⁿ)乘法器的输入，共有3n位，分别为[3n-1:0]，Y为所述模(2³ⁿ-2ⁿ)乘法器的输出，共有3n位，为[3n-1:0]，其中A[u:v]，B[u:v]和Y[u:v]分别表示A、B和Y的第v位到第u位对应的数，#表示位连接符，具体连接关系如下：所述3n位二进制乘法器的两个输入端分别用于输入所述模(2³ⁿ-2ⁿ)乘法器的两个输入A和B，所述3n位二进制乘法器的输出为P，其中，P为6n位，为[6n-1:0]；所述2n位CSA压缩器阵列的三个输入端分别用于输入所述3n位二进制乘法器的输出P的对应位数据P[3n-1:n]、P[5n-1:3n]以及P[6n-1:5n]；所述2n位CSA压缩器阵列的两个输出端分别为：当前位输出当前位输出L[3n-1:n]，进位输出H[3n-1:n]；所述2n位CSA压缩器阵列执行的运算为：P[3n-1:n]+P[5n-1:3n]+P[6n-1:5n]→CSAL[3n-1:n]+2H[3n-1:n];]]>所述第一2n位加法器的两个加数输入端分别用于输入CSA压缩器阵列的当前位输出L[3n-1:n]和CSA压缩器阵列进位输出H[3n-1:n]的对应位组合H[3n-2:n]#H[3n-1]，且进位输入端用于输入逻辑1，所述第一2n位加法器的输出为R[3n:n]；所述第一2n位加法器执行的运算为：L[3n-1:n]+H[3n-2:n]#H[3n-1]+1=R[3n:n],其中，#为连接符；所述1位反相器的输入端用于输入所述第一2n位加法器输出的对应位R[3n]，所述1位反相器的输出为所述第二2n位加法器的两个加数输入端分别用于输入所述第一2n位二进制加法器的输出R[3n-1:n]，以及所述1位反相器的输出的2n位组合，所述第二2n位二进制加法器的输出是T[3n-1:n]；所述第二2n位加法器执行的运算为：所述模(2³ⁿ-2ⁿ)乘法器的输出Y[3n-1:0]＝T[3n-1:n]#P[n-1:0]。