[发明专利]基于FPGA的K近邻分类器

摘要

本发明公开了一种基于FPGA的K近邻分类器，主要解决现有技术分类速度慢的问题。它包括：只读存储单元、串入并出单元、距离计算单元、标签延时单元、K近邻选择单元和判决单元。串入并出单元将串行输入的待测样本特征数据并行输出给距离计算单元，同时只读存储单元输出训练样本的特征数据给距离计算单元，经距离计算单元得到待测样本特征与训练样本特征之间的1范数距离，训练样本标签经过标签延时单元延时后，再与距离计算单元的结果同步输出到K近邻选择单元，K近邻选择单元输出K个最近邻的标签，判决单元根据K个最近邻的标签判断待测样本的类别。本发明具有分类速度快、结构简单、可重构性好的优点，可用于实时视频目标识别。

主权项

一种基于FPGA的K近邻分类器，包含： N+1个只读存储单元（1），其前N个只读存储器单元ROM(1)、ROM(2)、……ROM(N)，分别用于存储训练样本的N维特征数据，N=7；其最后一个只读存储器子模块ROM(N+1)用于存储训练样本的类别标签； 串入并出单元（2），用于将串行输入的待测样本的N个特征数据转换成并行的N维特征数据，保存在N个寄存器中：R(1)，R(2)……R(N)中，并作为串入并出模块的输出； 距离计算单元（3），设有N对输入端口和1个输出端口，分别与前N个只读储存器ROM(1)、ROM(2)、……ROM(N)和串入并出模块的N个输出端对应连接，用于计算待测样本特征Y与训练样本特征X之间的1范数距离S,其中Y＝(y1,y2,…yN)，X＝(x1,x2,…xN)，S＝||Y‑X||1＝|y1‑x1|+|y2‑x2|+…+|yN‑xN|； 标签延时单元(4)，设有一个输入端口和一个输出端口，它与最后一个只读存储器模块ROM(N+1)的输出端口相连，用于延时最后一个只读存储器模块ROM(N+1)的输出数据，使该输出数据与距离计算单元的输出数据保持同步； K近邻选择单元(5)，设有两个输入端口和K个输出端口，分别与距离计算模块和标签延时模块的输出端口连接，用于对距离计算模块输出的距离数据进行排序，同时输出K近邻的类别标签，其中K=5； 判决单元（6），用于对K近邻选择模块输出的K个类别标签进行判断，输出待测样本类别，该输出作为整个分类器的输出，其中高电平表示有目标，低电平表示无目标。