[发明专利]ODU2数据顺序重排电路

摘要

ODU2数据顺序重排电路主要适用于ODU2帧切割为数据包过程中的数据顺序重排功能，属于通信专用集成电路设计技术领域。目的是用简便的方法和少量的硬件电路完成数据顺序重排电路设计。本发明电路由7个并行的3位加法器和8个并行的8选1数据选择器构成，输入的8字节数据由高字节到低字节依次为data7[7:0]～data0[7:0]，均接至8个数据选择器的数据输入端，7个并行加法器的输出值分别接至选择器1～选择器7的选择端。本发明电路将输入的8个字节数据按照要求的输出顺序，自动进行以字节为单位的顺序重排后输出。该电路结构清晰，性能较高，工作可靠。

主权项

本发明的一种ODU2数据顺序重排电路结构，由7个3位加法器和8个8选1数据选择器构成，其特征在于：所述的7个加法器的输入输出关系为，输入的3位标记值(flag_reg[2:0])，分别接至加法器0～加法器6的输入端，加法器0进行加1操作后的输出值(sel_1[2:0])接至选择器1的选择控制端，加法器1进行加2操作后的输出值(sel_2[2:0])接至选择器2的选择控制端，加法器2进行加3操作后的输出值(sel_3[2:0])接至选择器3的选择控制端，加法器3进行加4操作后的输出值(sel_4[2:0])接至选择器4的选择控制端，加法器4进行加5操作后的输出值(sel_5[2:0])接至选择器5的选择控制端，加法器5进行加6操作后的输出值(sel_6[2:0])接至选择器6的选择控制端，加法器6进行加7操作后的输出值(sel_7[2:0])接至选择器7的选择控制端；所述的8个8选1数据选择器的输入输出关系为，输入的3位标记值(flag_reg[2:0])接至选择器0的数据选择控制端(sel_0[2:0])，输入的需要进行顺序重排的8个字节数据为data7[7:0]、data6[7:0]、data5[7:0]、data4[7:0]、data3[7:0]、data2[7:0]、data1[7:0]、data0[7:0]，该8个字节数据均接至选择器0～选择器7的8路数据输入端，选择器0的输出为data_sel0[7:0]，选择器1的输出为data_sel1[7:0]，选择器2的输出为data_sel2[7:0]，选择器3的输出为data_sel3[7:0]，选择器4的输出为data_sel4[7:0]，选择器5的输出为data_sel5[7:0]，选择器6的输出为data_sel6[7:0]，选择器7的输出为data_sel7[7:0]。