[发明专利]源同步双倍数据速率接口的采样装置及其采样方法

摘要

本发明涉及一种源同步双倍数据速率DDR接口的采样装置及其采样方法，所述装置包括：延时模块，用于对输入的时钟信号进行延时，输出满足时序要求的时钟信号；串并转换模块，用于根据所述延时模块输出的时钟信号，对输入的数据信号或控制信号进行串并转换；并行处理模块，用于根据所述串并转换模块输出的控制信号，识别所述数据信号中的有效数据，并将所述有效数据的输出时序转换成时钟域切换模块的写接口时序；时钟域切换模块，用于根据所述写接口时序，缓存所述有效数据，并根据接收的读接口时序输出所述有效数据。本发明不采用锁相环模块，避免占用有限的逻辑资源，减少受FPGA器件内部逻辑时钟资源数的限制。

主权项

一种源同步双倍数据速率DDR接口的采样装置，其特征在于，所述装置包括：IDELAY延时模块、ISERDES串并转换模块、并行处理模块和时钟域切换模块；所述IDELAY延时模块，用于对输入的时钟信号进行延时，输出满足时序要求的时钟信号给所述ISERDES串并转换模块；所述ISERDES串并转换模块，用于根据所述IDELAY延时模块输出的时钟信号，对输入的数据信号或控制信号进行串并转换，输出单沿采样的数据信号或控制信号给所述并行处理模块；所述并行处理模块，用于根据所述ISERDES串并转换模块输出的控制信号，识别所述数据信号中的有效数据，将所述有效数据的输出时序转换成所述时钟域切换模块的写接口时序，并将所述有效数据和写接口时序发送给所述时钟域切换模块；所述时钟域切换模块，用于根据所述写接口时序，缓存所述有效数据，并根据接收的读接口时序输出所述有效数据。