[实用新型]一种用于伺服驱动系统的编码器接口IP核有效
| 申请号： | 201220353583.2 | 申请日： | 2012-07-20 |
| 公开（公告）号： | CN202710997U | 公开（公告）日： | 2013-01-30 |
| 发明（设计）人： | 王瑜;马礼胜;朱广斌 | 申请（专利权）人： | 南京科远驱动技术有限公司 |
| 主分类号： | G05B19/05 | 分类号： | G05B19/05 |
| 代理公司： | 南京汇盛专利商标事务所(普通合伙) 32238 | 代理人： | 陈扬;裴咏萍 |
| 地址： | 211100 江苏省南*** | 国省代码： | 江苏;32 |
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| 摘要： | 本实用新型公开了一种用于伺服驱动系统的编码器接口IP核，该编码器接口IP核与外部编码器相连，包括滤波模块、UART模块、解差分模块、FPGA逻辑控制模块和双口RAM模块。滤波模块的输入端连接外部编码器，输出端分别与解差分模块和UART模块的输入端相连；解差分模块和UART模块的输出端分别与FPGA逻辑控制模块的输入端相连，FPGA逻辑控制模块的输出端和双口RAM模块的输入端相连，双口RAM的输出端即为该IP核的输出端。本实用新型编码器接口IP核能实现对增量式、绝对式编码器的信号处理，可应用于对编码器有不同需求的伺服控制系统中。 | ||
| 搜索关键词： | 一种 用于 伺服 驱动 系统 编码器 接口 ip | ||
【主权项】：
一种用于伺服驱动系统的编码器接口IP核，所述编码器接口IP核与外部编码器相连；其特征在于：所述编码器接口IP核包括滤波模块（101）、UART模块（103）、解差分模块（102）、FPGA逻辑控制模块（104）和双口RAM模块（105）；所述滤波模块（101）的输入端与所述外部编码器相连，输出端分别与解差分模块（102）和UART模块（103）的输入端相连；所述解差分模块（102）和UART模块（103）的输出端分别与FPGA逻辑控制模块（104）的输入端相连；所述FPGA逻辑控制模块（104）的输出端和双口RAM模块（105）的输入端相连。
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