[发明专利]超结肖特基PIN二极管

摘要

本发明涉及一种半导体芯片，其具有n+型掺杂的衬底，在所述n+型掺杂的衬底上存在n型掺杂的外延层，所述n型掺杂的外延层具有在所述外延层中引入的、以p型掺杂的半导体材料填充的沟槽，所述沟槽在其上侧分别具有高度p型掺杂的区域，使得存在具有第一宽度的n型掺杂的区域与具有第二宽度的p型掺杂的区域的交替布置。此外所述芯片包含在其前侧设置的第一金属层，所述第一金属层与所述n型掺杂的外延层形成肖特基接触部并且与所述高度p型掺杂的区域形成欧姆接触部并且用作阳极电极。在所述半导体芯片的背侧设置第二金属层，所述第二金属层是欧姆接触部并且用作阴极电极。在n型掺杂的区域和相邻的p型掺杂的区域之间分别设置有介电层。

主权项

1.一种半导体芯片，具有：‑ n+型掺杂的衬底（10），在所述n+型掺杂的衬底（10）上存在n型掺杂的外延层（20），所述n型掺杂的外延层（20）具有在所述外延层中引入的、以p型掺杂的半导体材料填充的沟槽（30），所述沟槽在其上侧分别具有高度p型掺杂的区域（40），使得存在具有第一宽度（Wn）的n型掺杂的区域与具有第二宽度（Wp）的p型掺杂的区域的交替布置，‑ 在所述半导体芯片的前侧设置的第一金属层（50），所述第一金属层与所述n型掺杂的外延层（20）形成肖特基接触部并且与所述高度p型掺杂的区域（40）形成欧姆接触部，并且用作阳极电极，‑ 在所述半导体芯片的背侧设置的第二金属层（60），所述第二金属层是欧姆接触部并且用作阴极电极，其中‑ 在n型掺杂的区域和相邻的p型掺杂的区域之间分别设置有介电层（70），其特征在于，‑ 存在肖特基二极管与PiN二极管的组合，所述肖特基二极管与PiN二极管彼此电隔离并且一起形成超结结构，使得在施加截止电压的情况下所述n型掺杂的区域和所述p型掺杂的区域的所有掺杂原子被电离，其中在导通方向上在PiN二极管中出现高注入，在所述高注入的情况下所注入的少数载流子超出所述p型掺杂的区域的掺杂浓度。