[发明专利]一种高速局部总线访问控制接口模块

摘要

一种高速局部总线访问控制接口模块，该接口模块固化在FPGA内，负责转发高速数据。准备发送数据时，调用本地总线仲裁模块，确定总线的状态，通过控制总线实现写使能，然后通过地址总线确定传送给外部芯片数据的地址，通过数据总线将第一数据发送给外部芯片；准备接收第三数据时；调用本地总线仲裁模块，确定总线的状态，通过控制总线实现读使能，调用数据接收模块通过数据总线实现第三数据接收。该接口模块有利于简化系统设计，节省硬件板卡空间，缩小产品体积，减少功耗；该接口模块可以固化在FPGA芯片中，增强了安全性；可以与FPGA芯片中的其他模块进行片内通信，不但简化了相关模块的设计复杂度，而且提高了运行速度，使用方便。

主权项

一种高速局部总线访问控制接口模块，其特征在于，所述接口模块固化在FPGA内，包括：全局时钟生成模块、寄存器初始化模块、数据接收模块、数据发送模块、本地总线仲裁模块、本地总线三态接口模块、接收使能模块、发送使能模块、信号整合模块；所述全局时钟生成模块对板载晶振时钟进行倍频和锁相的处理，生成时钟信号；所述寄存器初始化模块在使用读写操作之前进行相关寄存器的初始化设置；第一数据发送时，调用所述发送使能模块，确定是否进行所述第一数据发送；当所述数据接收模块正在接收第二数据时，所述数据发送模块进入等待状态，将第一数据存入缓存，当总线令牌被释放后，所述数据发送模块占用所述总线令牌，准备发送所述第一数据；调用所述本地总线仲裁模块，确定总线的状态，通过控制总线实现写使能，然后通过地址总线确定传送给外部芯片数据的地址，通过数据总线将所述第一数据发送给外部芯片；第三数据接收时，调用所述接收使能模块，确定是否进行所述第三数据接收；当所述数据发送模块正在发送第四数据时，所述数据接收模块进入等待状态，当所述总线令牌被释放后，所述数据接收模块占用所述总线令牌，准备接收所述第三数据；调用所述本地总线仲裁模块，确定总线的状态，通过所述控制总线实现读使能，调用所述数据接收模块通过所述数据总线实现第三数据接收；所述信号整合模块实时掌握各个方向数据的传输情况，并将信号实时汇报给所述本地总线三态接口模块，实现与外界芯片的通信。