[发明专利]一种逐次逼近型模数转换器

摘要

本发明公开了一种逐次逼近型模数转换器，包含一个数模转换器，一个比较器，一个逐次逼近逻辑电路，一个时钟源；逐次逼近逻辑电路包括一个移位寄存器，一个数据寄存器。数据寄存器中的单元包含第一、第二、第三、第四晶体管，第一与第二电位，一个短路电容，一个自锁开关，第一、第二、第三反相器。本发明大幅削减了从比较器输出比较结果到数模转换器动作的延时,因此可以显著提升模数转换器的转换速率。

主权项

一种逐次逼近型模数转换器，包含一个数模转换器，一个比较器，一个逐次逼近逻辑电路，一个时钟源；所述逐次逼近控制逻辑电路包含一个移位寄存器，一个数据寄存器；所述移位寄存器具有一个输入端，一个时钟输入端，若干输出端；所述移位寄存器是一个由若干移位寄存单元组成的阵列，每个所述移位寄存单元均具有一个数据输入端，一个输出端，一个时钟输入端；每个所述移位寄存单元的数据输入端耦合到上一级的输出端，第一个所述移位寄存单元的数据输入端耦合到所述移位寄存器的输入端，每个所述移位寄存单元的时钟输入端耦合到所述移位寄存器的时钟输入端，每个所述移位寄存单元的输出端都耦合到所述移位寄存器的若干输出端之一；所述数据寄存器包含一个由若干数据寄存单元组成的阵列，每个所述数据寄存单元均具有一个数据输入端，一个输出端；每个所述数据寄存单元的数据输入端耦合到所述比较器的输出端，每个所述数据寄存单元的输出端耦合到所述数模转换器的若干输入之一；所述比较器比较输入信号与数模转换器的输出；所述时钟源控制所述比较器；其特征在于：每个所述数据寄存单元还具有第一与第二时钟输入端；每个所述数据寄存单元均包含第一、第二、第三、第四晶体管，第一与第二电位，一个短路电容，一个自锁开关，第一、第二、第三反相器；所述第一、第二、第三、第四晶体管具有栅端，源端和漏端；所述第一晶体管的源端耦合到所述数据寄存单元的第一电位；所述第一与第二晶体管的漏端经过第一反相器后耦合到所述数据寄存单元的输出端；所述第二晶体管的源端与第三晶体管的漏端通过所述短路电容耦合到所述数据寄存单元的第二电位；所述第三晶体管的源端耦合到所述第四晶体管的漏端；所述第四晶体管的源端耦合到所述数据寄存单元的第二电位；所述第一晶体管的栅端耦合到所述数据寄存单元的第一时钟输入端；所述第二晶体管的栅端耦合到所述数据寄存单元的数据输入端；所述第三晶体管的栅端与第四晶体管的栅端可以互换，分别耦合到所述第一时钟输入端或者第三反相器的输出端；所述第三反相器的输入端耦合到所述第二时钟输入端；所述数据寄存单元的输出端通过所述第二反相器耦合到所述自锁开关的一端，所述自锁开关的另一端耦合到所述第二晶体管的源端与第三晶体管的漏端；所述自锁开关由所述数据寄存单元的第二时钟输入端控制；每个所述数据寄存单元的第一时钟输入端都耦合到所述移位寄存单元之一的输出端，每个所述数据寄存单元的第二时钟输入端都耦合到所述移位寄存单元之一的下一级的输出端。