[发明专利]一种小数分频锁相环电路及分频比控制方法

摘要

本发明提供了一种小数分频锁相环电路及分频比控制方法，以解决高速扫频时小数分频锁相时间不能满足需求的问题。一种小数分频锁相环电路，包括参考时钟、鉴相器、环路积分器、压控振荡器、前置分频器和Σ‐Δ小数分频器；压控振荡器的输出信号，一路直接输出，另一路先除4或除8，由前置分频器和Σ‐Δ小数分频器实现分频，鉴相器对分频后的信号与参考时钟输出的参考信号进行鉴相，环路积分器对鉴相器输出的鉴相误差信号进行积分滤波，生成压控振荡器调谐误差控制信号，控制压控振荡器的输出信号并使其锁定在参考时钟频率上。本发明实现小数分频锁相环的快速精确锁相，以满足高速宽带扫频时小数分频锁相环在每个频率点都能锁相的要求。

主权项

一种小数分频锁相环电路，其特征在于，包括：参考时钟、鉴相器、环路积分器、压控振荡器、预置及扫描数模转换器、前置分频器和Σ‑Δ小数分频器；参考时钟输出的参考信号为5MHz，扫频工作时，压控振荡器的产生3.2～10GHz信号，一路直接输出，另一路先除4或除8，由前置分频器和Σ‑Δ小数分频器实现N.F分频，鉴相器对分频后的信号与5MHz参考时钟输出的参考信号进行鉴相，环路积分器对鉴相器输出的鉴相误差信号进行积分滤波，生成压控振荡器调谐误差控制信号，控制压控振荡器的输出信号并使其锁定在5MHz参考时钟频率上；N.F分频采用纯数字方式，Σ‑Δ小数分频器的所有电路集成在一片FPGA里；点频工作时，串行输入小数分频比，存放在寄存器的相应位置中，扫描步进为0；小数分频比送数完毕时，小数分频器开始工作；当准备扫频工作时，根据设定的扫频起始频率、终止频率和扫描时间计算出起始频率时的小数分频比和扫频时的分频比步进，将此时的小数分频比和分频比步进送入到寄存器；当扫频开始时，小数分频锁相环首先锁定在起始频率上，然后小数分频比按照计算好的步进在参考时钟的作用下累加一次，锁相环锁相在该小数分频比对应的频率点上；然后小数分频比再累加一次，锁相环又在该小数分频比对应的频率点上锁相，依此进行全频段锁相扫描。