[发明专利]静电保护结构及静电保护电路

摘要

一种静电保护结构和静电保护电路，所述静电保护结构，包括位于第一N型阱区的第一区域内的PMOS晶体管，源区和栅极与电源端相连接，漏区与输入输出接口端相连接；位于第一N型阱区的第二区域内的第一基区掺杂区，与外部触发电压调整电路的相连接；位于第一P型阱区的第三区域内的NMOS晶体管，漏区与输入输出接口端相连接，栅极和源区与接地端相连接；位于第一P型阱区的第四区域内的若干分立的第二基区掺杂区，与外部触发电压调整电路的相连接；包围所述若干分立的第二基区掺杂区的所述第一N型掺杂区；包围所述第一N型掺杂区和若干分立的第二基区掺杂区的第二N型掺杂区。静电保护结构的静电释放的路径增多，静电释放的效率提高。

主权项

一种静电保护结构，其特征在于，包括：半导体衬底，所述半导体衬底内具有第一N型阱区和第一P型阱区，所述第一N型阱区包括第一区域和第二区域，所述第一P型阱区包括第三区域和第四区域；位于第一N型阱区的第一区域内的PMOS晶体管，所述PMOS晶体管包括位于第一N型阱区上的栅极和位于栅极两侧第一N型阱区内的源/漏区，PMOS晶体管的源区和栅极与电源端相连接，PMOS晶体管的漏区与输入输出接口端相连接；位于第一N型阱区的第二区域内的第一基区掺杂区，第一基区掺杂区的掺杂类型为N型，第一基区掺杂区与外部触发电压调整电路相连接，当电源端产生瞬时电势差时，所述外部触发电压调整电路拉低第一基区掺杂区的电位；位于第一P型阱区的第三区域内的NMOS晶体管，所述NMOS晶体管包括位于第一P型阱区上的栅极和位于栅极两侧第一P型阱区内的源/漏区，NMOS晶体管的漏区与输入输出接口端相连接，NMOS晶体管的栅极和源区与接地端相连接；位于第一P型阱区的第四区域内的若干分立的第二基区掺杂区，所述第二基区掺杂区的掺杂类型为P型，第二基区掺杂区与外部触发电压调整电路相连接，当电源端产生瞬时电势差时，所述外部触发电压调整电路拉高第二基区掺杂区的电位；位于第一P型阱区的第四区域内的第一N型掺杂区，所述第一N型掺杂区包围所述若干分立的第二基区掺杂区，第一N型掺杂区与输入输出接口端相连；位于第一P型阱区的第四区域内的第二N型掺杂区，所述第二N型掺杂区包围所述第一N型掺杂区和若干分立的第二基区掺杂区，第二N型掺杂区与接地端相连。