[发明专利]一种支持预均衡的并串转换电路有效
| 申请号： | 201310176253.X | 申请日： | 2013-05-14 |
| 公开（公告）号： | CN103312339A | 公开（公告）日： | 2013-09-18 |
| 发明（设计）人： | 关健 | 申请（专利权）人： | 苏州文芯微电子科技有限公司 |
| 主分类号： | H03M9/00 | 分类号： | H03M9/00 |
| 代理公司： | 苏州广正知识产权代理有限公司 32234 | 代理人： | 刘述生 |
| 地址： | 215021 江苏省苏州市高新*** | 国省代码： | 江苏;32 |
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| 摘要： | 本发明公开一种支持预均衡的并串转换电路，包括第一时钟发生器、第二时钟发生器、第一D触发器、第二D触发器和第一选通器，第一时钟发生器的输出端与第一D触发器的时钟信号输入端电性连接，第二时钟发生器的输出端分别与第二D触发器和第一选通器的时钟信号输入端电性连接，第一D触发器的输出端和第二D触发器的输出端分别与第一选通器的两个数据信号输入端电性连接，第一D触发器的数据信号输入端与第一并行数据输出端连接，第二D触发器的数据信号输入端与第二并行数据输出端连接。本发明采用两个时钟，第一时钟和第二时钟的相位相差180°，在D触发器的时钟频率与输出数据的频率不同的前提下实现并串转换，且支持预均衡。 | ||
| 搜索关键词： | 一种 支持 均衡 转换 电路 | ||
【主权项】：
一种支持预均衡的并串转换电路，其特征在于，包括第一时钟发生器、第二时钟发生器、第一D触发器、第二D触发器和第一选通器，所述第一时钟发生器的输出端与第一D触发器的时钟信号输入端电性连接，第二时钟发生器的输出端分别与第二D触发器的时钟信号输入端和第一选通器的时钟信号输入端电性连接，所述第一D触发器的输出端和第二D触发器的输出端分别与第一选通器的两个数据信号输入端电性连接，所述第一D触发器的数据信号输入端与第一并行数据输出端连接，所述第二D触发器的数据信号输入端与第二并行数据输出端连接。
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