[发明专利]一种电能监测DSP控制系统

摘要

本发明公开了一种电能监测DSP控制系统，该系统包括硬件接口与底层驱动、DSP控制架构、实时测量设计、数据通讯和系统纠错处理，所述DSP软件架构包括初始化模块(在main()函数中进行初始化，即DSP/BIOS内核启动之前完成初始化)、AD采样模块、双口RAM模块、实时监测模块、闪变测量模块、骤升骤降中断监测模块、暂态捕捉模块、高速记录模块和波形记录模块。本系统主要从可靠性、实时性和前沿等方面，解决多路数据采集与跟踪，为DSP提供实时的测量数据；GPS校时模块实现自动化系统时间统一的基本要求，本系统还包括DSP与CPU之间数据交互的传输媒介，解决了数据交互冲突等问题。

主权项

一种电能监测DSP控制系统，其特征在于：该系统包括硬件接口与底层驱动、DSP软件架构、实时测量设计、数据通讯和系统纠错处理，所述DSP软件架构包括初始化模块、AD采样模块、双口RAM模块、实时监测模块、闪变测量模块、骤升骤降中断监测模块、暂态捕捉模块、高速记录模块和波形记录模块，其中初始化模块用于在main()函数中进行初始化，即DSP/BIOS内核启动之前完成初始化；DSP软件架构中用到三个硬件中断，即两个AD采样EOC信号经EDMA触发的中断和频率测量中断，设定AD采样EOC信号经EDMA触发的中断优先级小于频率测量中断，AD采样是通过EDMA实现PING‑PONG方式采样，即每半周波触发一次CPU中断，使得AD采样与DSP处理单元并行工作；DSP/BIOS支持16个硬件中断优先级，E80的DSP使用了一个软件中断，即相对时间调度中断，其由AD采样硬件中断触发，软件中断任务是抢断式的，即高优先级的任务可以抢断低优先级的任务，而硬件中断不可抢断，所以硬件中断和软件中断需要成对出现；所述实时测量设计包括时间基准采样和频率偏差，UNIX时间+毫秒，范围从2000.00.00 00:00:00到2099.12.31 23:59:59，PPC实时更新时间，并将时间放到双口RAM中，供DSP读取；频率计算，输入量为三相电压信号，输出量为系统频率、AD采样控制信号，通过将三相电压信号引入FPGA进行处理，让其输出一路方波频率为N次方倍频的方波，其中N＝单周波采样点数，过零检测环节将三相电压正弦信号转换为同相位的方波，FPGA将三相方波信号通过逻辑或的方式转换为同频率的一路方波，将方波信号引入GPIO触发中断，并控制定时器的计数，实现频率的测量；采样控制，FPGA输出方波，所述FPGA输出方波的输出方式为逻辑或、频率为1024倍频，将所输出方波引入ADC芯片的HOLDX管脚，控制AD转换的起始时刻，实现同步采样，通过绝对时间线程，判断是否到1s、3s、10s和可设置的实时时间，若到了则进行标记，并启动计算流程，计算流程根据计算标记启动相应时间间隔的计算，每次时间间隔的计算都将由DSP计算出来的时间间隔结果传给FPGA，如果FPGA计算出来的时间间隔与DSP计算有偏差，则以DSP的计算结果为准。