[发明专利]基于Perl的EDIF网表级电路的自动可测性设计系统及自动可测性设计方法有效
| 申请号： | 201310268649.7 | 申请日： | 2013-06-28 |
| 公开（公告）号： | CN103294600A | 公开（公告）日： | 2013-09-11 |
| 发明（设计）人： | 俞洋;陈诚;彭喜元;乔立岩 | 申请（专利权）人： | 哈尔滨工业大学 |
| 主分类号： | G06F11/36 | 分类号： | G06F11/36 |
| 代理公司： | 哈尔滨市松花江专利商标事务所 23109 | 代理人： | 张宏威 |
| 地址： | 150001 黑龙*** | 国省代码： | 黑龙江;23 |
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| 摘要： | 基于Perl的EDIF网表级电路的自动可测性设计系统及自动可测性设计方法，涉及一种EDIF网表级电路的自动可测性设计系统及自动可测性设计方法。它是为了适应对EDIF网表级电路的自动可测性设计的需求。电路源码解析模块用于对数字逻辑电路的EDIF网表级描述的分析；触发器修改模块用于用EDIF语言完对所有触发器的可测性修改；Verilog封装模块用于对EDIF网表描述电路的Verilog封装；扫描链连接模块用于对EDIF网表描述电路用Verilog语言完成电路的扫描链设计；可测性电路生成模块用于对电路的再次Verilog封装；测试验证模块用于生成测试文件并对可测性设计后的电路进行验证。本发明适用于EDIF网表级电路的自动可测性设计。 | ||
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【主权项】：
基于Perl的EDIF网表级电路的自动可测性设计系统，其特征是：它包括电路源码解析模块(1)、触发器修改模块(2)、扫描链设计模块(3)、可测性电路生成模块(4)、测试验证模块(5)；电路源码解析模块(1)用于对数字逻辑电路的EDIF网表级描述的分析，获得电路中所有触发器使用的信息；触发器修改模块(2)包括可测性触发器生成模块(21)和触发器可测性修改模块(22)；触发器修改模块(2)用于根据电路源码解析模块提供的触发器信息，在电路的EDIF网表描述的文件中用EDIF语言完对所有触发器的可测性修改；扫描链设计模块(3)包括Verilog封装模块(31)和扫描链连接模块(32)；Verilog封装模块(31)用于根据电路源码解析模块提供的触发器信息及触发器修改模块提供的触发器修改后的电路EDIF网表，完成对EDIF网表描述电路的Verilog封装；扫描链连接模块(32)用于用于根据电路源码解析模块提供的触发器信息及触发器修改模块提供的触发器修改后的电路EDIF网表，完成对EDIF网表描述电路用Verilog语言完成电路的扫描链设计；可测性电路生成模块(4)用于根据扫描链设计模块生成的Verilog形式的电路完成对电路的再次Verilog封装，获得最终的可测性设计后的电路；测试验证模块(5)用于根据电路源码解析模块提供的端口和触发器信息以及可测性电路生成模块提供的已完成可测性设计的电路，生成测试文件并对可测性设计后的电路进行验证。
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