[发明专利]适于高性能视频编码标准HEVC的变换编码器

摘要

本发明公开了一种适于高性能视频编码标准HEVC的变换编码器，主要解决现有技术中乘法器使用过多，电路复杂的问题。其包括：一维DCT模块(1)、转置缓冲模块(2)和顶层控制模块(3)，其中一维DCT模块(1)采用多个蝶形运算单元与多个奇系数处理单元完成HEVC标准中的各种DCT变换，该奇系数处理单元，通过将复杂的乘法操作分解至多级电路并使用移位器、加法器和减法器实现，即使用多级移位器、加法器和减法器替代矩阵乘法器，以简化电路结构。本发明具有结构简单规整，复用度高，关键路径短，时钟频率高，易于集成的优点，可在不使用乘法器的情况下高效地实现对视频残差数据的变换编码。

主权项

一种适于高性能视频编码标准HEVC的变换编码器，包括：一维DCT模块（1）、转置缓冲模块（2）和顶层控制模块（3），该一维DCT模块（1）的数据输出端与转置缓冲模块（2）的数据输入端相连，数据输入端与转置缓冲模块（2）的数据输出端相连；该顶层控制模块（3）分别与一维DCT模块（1）的复位端、使能端以及转置缓冲模块（2）的复位端、使能端相连，其特征在于：所述一维DCT模块（1），包括：32点蝶形运算单元（10），用于完成对输入的待变换系数两两相加和两两相减的操作，并将相加操作得到的16个数据输入给16点蝶形运算单元（11），将相减操作得到的16个数据输入给32点奇系数处理单元（12）；16点蝶形运算单元（11），用于完成对32点蝶形运算单元（10）输入的16个数据两两相加和两两相减的操作，并将相加得到的8个数据输入给8点蝶形运算单元（13），将相减得到的8个数据输入给16点奇系数处理单元（14）；32点奇系数处理单元（12），用于求出由32点蝶形运算单元（10）输入的16个数据与这16个数据自身左移后系数的和，并按16组不同的移位次数将求和结果分别进行移位、相加、相减，求得16个变换数据，并输入给转置缓冲模块（2）；8点蝶形运算单元（13），用于完成对16点蝶形运算单元（11）输入的8个数据两两相加和两两相减的操作，并将相加得到的4个数据输入给4点蝶形运算单元（15），将相减得到的4个数据输入给8点奇系数处理单元（16）；16点奇系数处理单元（14），用于求出由16点蝶形运算单元（11）输入的8个数据与这8个数据自身左移后系数的和，并按8组不同的移位次数将求和结果分别进行移位、相加、相减，求得8个变换数据，并输入给转置缓冲模块（2）；4点蝶形运算单元（15），用于完成对8点蝶形运算单元（13）输入的4个数据两两相加和两两相减，并将相加得到的2个数据输入给4点偶系数处理单元（17），将相减得到的2个数据输入给4点奇系数处理单元（18）；8点奇系数处理单元（16），用于求出由8点蝶形运算单元（13）输入的4个数据与这4个数据自身左移后系数的和，并按4组不同的移位次数将求和结果分别进行移位、相加、相减，求得4个变换数据并输入给转置缓冲模块（2）；4点偶系数处理单元（17），用于完成对4点蝶形运算单元（15）输入的2个数据进行延迟，并移位相加、相减的操作，求得2个变换数据并输入给转置缓冲模块（2）；4点奇系数处理单元（18），用于求出由4点蝶形运算单元（15）输入的2个数据与这2个数据自身左移后系数的和，并按2组不同的移位次数将求和结果分别进行移位、相加、相减，求得2个变换数据并输入给转置缓冲模块（2）；复位使能控制单元（19），与顶层控制模块（3）相连，用于接收顶层控制模块（3）输出的复位和使能信号，并根据复位和使能信号控制一维DCT模块（1）中的各个单元的复位和使能。