[发明专利]多芯核三维芯片的拓扑系统和数据包路由方法无效
| 申请号： | 201310392949.6 | 申请日： | 2013-09-03 |
| 公开（公告）号： | CN103473210A | 公开（公告）日： | 2013-12-25 |
| 发明（设计）人： | 周多;张金艺;周文强;刘江 | 申请（专利权）人： | 上海大学 |
| 主分类号： | G06F15/173 | 分类号： | G06F15/173 |
| 代理公司： | 上海上大专利事务所(普通合伙) 31205 | 代理人： | 何文欣 |
| 地址： | 200444*** | 国省代码： | 上海;31 |
| 权利要求书： | 查看更多 | 说明书： | 查看更多 |
| 摘要： | 本发明涉及一种多芯核三维芯片的拓扑系统和数据包路由方法。本系统是为缩减片上通信路径，提高网络数据吞吐而设计的系统，由n个路由器层、n+1个芯核层、2n个层间互连层组成，其中路由器层和芯核层交错层叠排布，路由器层和芯核层之间使用层间互连层垂直通信；其路由方法为应用于三维芯片的单路由器层路由方法和多路由器层路由方法两种。采用本发明，将芯核与路由器单元分层排布，能够减少三维芯片的片上网络中路由器单元的数目，缩短数据链路路径，提高路径多样性，使得网络时延更小，数据吞吐量更大，网络拥塞更小。本发明系统结构简洁紧凑，易于硬件实现，路由方法简单高效，适用于多芯核芯片的三维系统。 | ||
| 搜索关键词： | 多芯核 三维 芯片 拓扑 系统 数据包 路由 方法 | ||
【主权项】：
一种多芯核三维芯片的拓扑系统，由芯核层（1.1、1.2、1.3、…、1.i、…、1.m）、路由器层（2.1、2.2、2.3、…、2.j、…、2.n）和连接芯核层与路由器层的层间互连（3.1a、3.1b、3.2a、3.2b、3.3a、3.3b、…、3.ja、3.jb、…、3.na和3.nb）组成，其特征在于：构成三维拓扑系统的所述芯核层（1.1、1.2、1.3、…、1.i、…、1.m）和所述路由器层（2.1、2.2、2.3、…、2.j、…、2.n）的排布方式为交错层叠排布，按照从顶层到底层的排列顺序为：最顶层（1.1）和最底层（1.m）为芯核层，中间为路由器层（2.1、2.2、2.3、…、2.j、…、2.n）和芯核层（1.2、1.3、…、1.j、…、1.n）的交叉排列。
下载完整专利技术内容需要扣除积分，VIP会员可以免费下载。
该专利技术资料仅供研究查看技术是否侵权等信息，商用须获得专利权人授权。该专利全部权利属于上海大学，未经上海大学许可，擅自商用是侵权行为。如果您想购买此专利、获得商业授权和技术合作，请联系【客服】
本文链接：http://www.vipzhuanli.com/patent/201310392949.6/，转载请声明来源钻瓜专利网。
- 上一篇：专捕鲶鱼笼具
- 下一篇：一种采用红豆杉树林及其红豆杉饲料养鸡的方法
