[发明专利]通用成帧规程中的64位并行自同步加扰码器和解扰码器无效
| 申请号： | 201310511366.0 | 申请日： | 2013-10-28 |
| 公开（公告）号： | CN103532676A | 公开（公告）日： | 2014-01-22 |
| 发明（设计）人： | 曹鹏飞;陈伟峰;韩英娜;张睿;封晨 | 申请（专利权）人： | 天津光电通信技术有限公司 |
| 主分类号： | H04L1/00 | 分类号： | H04L1/00 |
| 代理公司： | 天津中环专利商标代理有限公司 12105 | 代理人： | 莫琪 |
| 地址： | 300211*** | 国省代码： | 天津;12 |
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| 摘要： | 本发明涉及通用成帧规程中的64位并行自同步加扰码器和解扰码器，其特征在于，加扰码器电路包括64个D触发器D0…D63和85个异或门按序间插串联，64个D触发器的输出信号构成了64位并行的扰码序列；64位D触发器的输出信号Q0…Q63在一个时钟节拍内输出64位的加扰码信号，同时输出信号到相应的异或门输入端；解扰码器电路包括43个D触发器D0…D42和64个异或门按序间插串联，64个异或门的输出信号构成了64位并行的扰码序列：43位D触发器的输出信号Q0…Q42在一个时钟节拍内输出43位的输出信号Q0…Q42到相应的异或门输入端，和输入信号异或后得到64位的解扰码信，其优点：将高速串行数据变成低速并行数据进行处理，极大降低工作频率，提高系统的可靠性。 | ||
| 搜索关键词： | 通用 规程 中的 64 并行 同步 加扰码器 和解 扰码器 | ||
【主权项】：
一种通用成帧规程中的64位并行自同步加扰码器和解扰码器，其特征在于，加扰码器电路包括64个D触发器D0…D63和85个异或门按序间插串联，64个D触发器的输出信号构成了64位并行的扰码序列：1）第i位输入信号和第i‑21位输出信号异或后的值作为D触发器D(i)的输入信号，i=21,22, …,63；2）第i+43位输入信号，第i位输入信号和第i+22位输出信号异或后的值作为D触发器D(i)的输入信号，i=0,1, …,20；64位D触发器的输出信号Q0…Q63在一个时钟节拍内输出64位的加扰码信号，同时输出信号到相应的异或门输入端；解扰码器电路包括43个D触发器D0…D42和64个异或门按序间插串联，64个异或门的输出信号构成了64位并行的扰码序列：1）第i‑21位输入信号经过D触发器的输出信号和第i位输入信号异或后的值作为第i位输出信号，i=21,22, …,63；2）第i+43位输入信号和第i位输入信号异或后的值作为第i位输出信号，i=0,1, …,20；43位D触发器的输出信号Q0…Q42在一个时钟节拍内输出43位的输出信号Q0…Q42到相应的异或门输入端，和输入信号异或后得到64位的解扰码信号。
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