[发明专利]可减小过冲和抖动的时钟占空比校正电路及其控制方法无效
| 申请号： | 201310529918.0 | 申请日： | 2013-10-30 |
| 公开（公告）号： | CN103532523A | 公开（公告）日： | 2014-01-22 |
| 发明（设计）人： | 亚历山大;刘成 | 申请（专利权）人： | 西安华芯半导体有限公司 |
| 主分类号： | H03K3/017 | 分类号： | H03K3/017 |
| 代理公司： | 西安智邦专利商标代理有限公司 61211 | 代理人： | 张倩 |
| 地址： | 710055 陕西省西安*** | 国省代码： | 陕西;61 |
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| 摘要： | 本发明涉及一种可减小过冲和抖动的时钟占空比校正电路及其控制方法，包括：第一DCC延迟链，用于接收第一时钟信号并生成第二时钟信号；第二DCC延迟链，用于接收第二时钟信号并生成第三时钟信号；DCC鉴相器，用于接收第一时钟信号和第三时钟信号并经过相位比较输出增加或减少延迟链长度的信号；DCC逻辑控制电路，用于接收增加或减少延迟链长度的信号并分别控制第一DCC延迟链或第二DCC延迟链。解决了现有的时钟占空比校正电路的控制方法存在过冲和抖动太大的技术问题，本发明将过冲和抖动均减小。 | ||
| 搜索关键词： | 减小 抖动 时钟 校正 电路 及其 控制 方法 | ||
【主权项】：
一种可减小过冲和抖动的时钟占空比校正电路，其特征在于，包括：第一DCC延迟链，用于接收第一时钟信号并生成第二时钟信号；第二DCC延迟链，用于接收第二时钟信号并生成第三时钟信号；DCC鉴相器，用于接收第一时钟信号和第三时钟信号并经过相位比较输出增加或减少延迟链长度的信号；DCC逻辑控制电路，用于接收增加或减少延迟链长度的信号并分别控制第一DCC延迟链或第二DCC延迟链。
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