[发明专利]非易失性存储电路

摘要

本发明提供非易失性存储电路，其能够维持写入效率并能够防止误写入。将单侧LOCOS偏置结构的非易失性存储晶体管用作非易失性存储元件，并对与上述非易失性存储元件并联连接的两组开关晶体管进行控制，由此，在写入时使非LOCOS偏置侧成为漏极，在读出时使LOCOS偏置侧成为漏极。在稳定状态（虽然接通了电源，但不进行写入或读出的状态）时，不对非易失性存储元件的源极和漏极之间施加电位。

主权项

一种非易失性存储电路，其特征在于，该非易失性存储电路具有开关电路和单侧LOCOS偏置结构的P沟道型非易失性存储器，所述P沟道型非易失性存储器在设于半导体基板的N阱中具有：夹着浮栅而设置的P型的第一源极兼漏极区域和P型的第二源极兼漏极区域，所述P型的第一源极兼漏极区域具有不是LOCOS偏置结构的非LOCOS偏置结构，所述P型的第二源极兼漏极区域具有LOCOS偏置结构；以及控制栅，其隔着设置于所述浮栅的电容耦合用氧化膜进行设置，所述开关电路分别与所述第一源极兼漏极区域和所述第二源极兼漏极区域连接，以切换对所述第一源极兼漏极区域和所述第二源极兼漏极区域施加的电压，所述开关电路对作为电源电压的Vdd和Vss进行切换，在读出时，使所述第二源极兼漏极区域成为漏极而使其电位成为所述Vss，使所述第一源极兼漏极区域成为源极而使其电位成为所述Vdd，在写入时，使所述第一源极兼漏极区域成为漏极而使其电位成为所述Vss，使所述第二源极兼漏极区域成为源极而使其电位成为所述Vdd，使所述控制栅的电位成为所述Vdd和所述Vss之间的电位，即使接通了电源，在未进行写入或读出时，所述开关电路被控制成：对所述第一源极兼漏极区域和所述第二源极兼漏极区域施加相等的电压。