[发明专利]一种基于FPGA实现的高速A/D采样数据实时存储方法

摘要

本发明提供一种基于FPGA实现的高速A/D采样数据实时存储方法，高速A/D经采样输出4路12位宽的差分数据送入FPGA进行处理，在FPGA中经降速处理、位宽扩展组合、数据缓冲及时序匹配等处理最终将高速A/D采样的数据不丢失的实时写入2片SRAM中。采用上述方案，有效解决了高速A/D数据输出速率和SRAM存储速率不匹配问题，高速A/D输出数据宽度与SRAM存储接口宽度不匹配问题，以及SRAM总线数据保持时间和高速A/D转换器数据更新速率之间的矛盾，使得可以将正确的A/D采样数据不丢失的实时存入SRAM中，在提高系统工作效率的情况下保证了数据存储的质量。

主权项

一种基于FPGA实现的高速A/D采样数据实时存储方法，其特征在于，包括以下步骤：步骤1：在A/D处理时钟的上升沿获取数据，将获取的4路12对A/D输入差分信号通过FPGA的差分信号输入缓冲器转换为单端信号后，组成4组12位数据字段的A/D输入数据值，所述4组分别设置为A、B、C、D，进入步骤2；步骤2：判断当前输入的A、B、C、D是缓冲降速组合中的第几次输入；若为第1次输入则进入步骤3；若为第2次输入则进入步骤4；若为第3次输入则进入步骤5；步骤3：将A、B写入第一片SRAM临时缓冲的低24位，将C、D写入第二片SRAM临时缓冲的低24位，将数据输入缓冲计数值增加1，返回步骤1；步骤4：将A、B写入第一片SRAM临时缓冲的高24位，将C、D写入第二片SRAM临时缓冲的高24位，将数据输入缓冲计数值增加1，返回步骤1；步骤5：将第一片SRAM临时缓冲数据写入第一片SRAM数据缓冲的低48位，将新获得的A、B数据写入第一片SRAM数据缓冲的高24位；将第二片SRAM临时缓冲数据写入第二片SRAM数据缓冲的低48位，将新获得的C、D数据写入第二片SRAM数据缓冲的高24位；进入步骤6；数据输入缓冲计数值赋值为1，返回步骤1；步骤6：在第一片SRAM及第二片SRAM处理时钟的下降沿将第一片SRAM数据缓冲中的72位数据放入第一片SRAM数据总线上，将第二片SRAM数据缓冲中的72位数据放入第二片SRAM数据总线 上，进入步骤7；步骤7：在第一片SRAM及第二片SRAM处理时钟的上升沿将第一片SRAM、第二片SRAM总线上的数据写入到第一片SRAM和第二片SRAM中，返回步骤6。