[发明专利]一种MOS晶体管结构及其制造方法在审
申请号: | 201310714649.5 | 申请日: | 2013-12-20 |
公开(公告)号: | CN104733319A | 公开(公告)日: | 2015-06-24 |
发明(设计)人: | 李睿;尹海洲;刘云飞 | 申请(专利权)人: | 中国科学院微电子研究所 |
主分类号: | H01L21/336 | 分类号: | H01L21/336;H01L21/28;H01L29/78;H01L29/423 |
代理公司: | 北京汉昊知识产权代理事务所(普通合伙) 11370 | 代理人: | 朱海波 |
地址: | 100029 *** | 国省代码: | 北京;11 |
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摘要: | 本发明提供了一种MOS晶体管的制造方法,包括:a.提供半导体衬底和伪栅叠层;b.在所述伪栅叠层两侧上形成淀积第一侧墙部分;c.在所述淀积第一侧墙部分垂直于衬底的表面上形成第二侧墙部分;d.去除所述第一侧墙部分位于伪栅叠层顶部以及源漏扩展区上位于第二侧墙部分外侧的部分,形成侧墙;e.在伪栅叠层两侧的衬底中形成源漏区,并形成层间介质层;f.去除所述伪栅叠层以形成开口,并在所述开口中在该位置填充栅极叠层;g.去除所述侧墙,形成空位;h.在所述层间介质层和伪栅叠层上淀积牺牲材料层使其填充空位顶部,并进行化学机械抛光,直至露出栅极叠层顶部。与现有技术相比,本发明有效地减小了栅极寄生电容,提高了器件性能。 | ||
搜索关键词: | 一种 mos 晶体管 结构 及其 制造 方法 | ||
【主权项】:
一种MOS晶体管的制造方法,包括:a.提供半导体衬底(100)和伪栅叠层(101),在所述伪栅叠层(102)两侧的衬底中具有源漏扩展区(201);b.在所述伪栅叠层两侧形成第一侧墙部分(102);c.在所述第一侧墙部分(102)垂直于衬底的表面上形成第二侧墙部分(103);d.去除所述第一侧墙部分(102)位于伪栅叠层(101)顶部以及位于源漏扩展区(201)上第二侧墙部分(103)外侧的部分,形成侧墙(105);e.在伪栅叠层两侧的衬底中形成源漏区,并在所述源漏区上方形成层间介质层(300);f.去除所述伪栅叠层(101)以形成开口,并在所述开口中填充栅极叠层(200);g.去除所述侧墙(105),形成空位(106);h.在所述层间介质层(300)和所述伪栅叠层(101)上淀积牺牲材料层(400)使其填充空位(106)顶部,并进行化学机械抛光,直至露出所述栅极叠层(101)顶部,使未被刻蚀掉的牺牲材料层在所述空位(106)顶部形成盖层(107)。
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H01 基本电气元件
H01L 半导体器件;其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置;专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理;集成电路器件或其特殊部件的制造
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