[发明专利]基于FPGA的时隙交换装置及方法有效
| 申请号： | 201310733402.8 | 申请日： | 2013-12-26 |
| 公开（公告）号： | CN104244119B | 公开（公告）日： | 2018-05-08 |
| 发明（设计）人： | 刘增华 | 申请（专利权）人： | 邦彦技术股份有限公司 |
| 主分类号： | H04Q11/08 | 分类号： | H04Q11/08;H04J3/16 |
| 代理公司： | 深圳市世纪恒程知识产权代理事务所 44287 | 代理人： | 胡海国;周鲜艳 |
| 地址： | 518057 广东省深圳市*** | 国省代码： | 广东;44 |
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| 摘要： | 本发明公开了一种基于FPGA的时隙交换装置，其配置模块的端口配置单元根据CPU的配置信号，配置相应接收端口接收上行数据，以及配置相应发送端口发送下行数据；其上交换网模块对至少一上行数据进行处理，生成一条汇聚数据，并将汇聚数据发送至交换网模块；其交换网模块根据至少一条汇聚数据生成一条输入时隙数据，对输入时隙数据进行时隙交换处理，生成输出时隙数据，并将输出时隙数据发送至下交换网模块；其下交换网模块对输出时隙数据进行处理，生成相应的下行数据，并将下行数据分发至发送端口。本发明还公开了一种基于FPGA的时隙交换方法。采用本发明所公开的方案，能够支持多种速率的业务接入、且支持多个业务端口的汇聚交换。 | ||
| 搜索关键词： | 基于 fpga 交换 装置 方法 | ||
【主权项】：
1.一种基于FPGA的时隙交换装置，其特征在于，包括：与外围CPU连接的配置模块、用于接收上行数据的上交换网模块、用于发送下行数据的下交换网模块和用于时隙交换的交换网模块，其中，所述上交换网模块包括若干接收端口，所述下交换网模块包括若干发送端口；所述配置模块包括端口配置单元，所述端口配置单元用于根据所述CPU的配置信号，配置相应接收端口接收上行数据，以及配置相应发送端口发送下行数据；所述上交换网模块，用于对至少一所述接收端口接收的上行数据进行处理，生成一条汇聚数据，并将所述汇聚数据发送至所述交换网模块；所述交换网模块，用于根据接收的至少一条所述汇聚数据生成一条输入时隙数据，对所述输入时隙数据进行时隙交换处理，生成输出时隙数据，并将所述输出时隙数据发送至所述下交换网模块；所述下交换网模块，用于对接收的输出时隙数据进行处理，生成相应的下行数据，并将所述下行数据分发至所述发送端口。
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