[实用新型]一种FPGA原型验证板堆叠的时钟同步装置

摘要

本实用新型实施例公开了一种FPGA原型验证板堆叠的时钟同步装置，包括主FPGA原型验证板和至少一块从FPGA原型验证板，主FPGA原型验证板和从FPGA原型验证板包括时钟芯片，主控芯片，至少一个从FPGA芯片和高速接口，主控芯片包括本地时钟输入引脚，堆叠时钟输入引脚，选择信号输入引脚，反馈时钟输入引脚，从FPGA时钟同步时钟信号输出引脚，反馈时钟同步时钟信号输出引脚和高速接口同步时钟信号输出引脚。本实用新型用于通过高速接口堆叠和主控芯片内锁相环反馈，使得多层PFGA原型验证板输出至各从FPGA芯片的时钟实现同步。

主权项

一种FPGA原型验证板堆叠的时钟同步装置，包括主FPGA原型验证板和至少一块从FPGA原型验证板，其特征在于，所述主FPGA原型验证板和从FPGA原型验证板包括时钟芯片，主控芯片，至少一个从FPGA芯片和高速接口，所述主控芯片包括本地时钟输入引脚，堆叠时钟输入引脚，选择信号输入引脚，反馈时钟输入引脚，从FPGA时钟同步时钟信号输出引脚，反馈时钟同步时钟信号输出引脚和高速接口同步时钟信号输出引脚，其中选择信号输入引脚连接输入高低电平信号，反馈时钟同步时钟信号输出引脚输出至反馈时钟输入引脚，从FPGA时钟同步时钟信号输出引脚输入至对应的从FPGA芯片，主FPGA原型验证板上的高速接口同步时钟信号输出引脚输出至其上的高速接口，主FPGA原型验证板上的高速接口与从FPGA原型验证板上的高速接口相连，从FPGA原型验证板上的高速接口输出至从FPGA原型验证板上的堆叠时钟输入引脚。