[实用新型]一种低成本亚纳秒级时间间隔检测电路

摘要

本实用新型涉及一种低成本亚纳秒级时间间隔检测电路。包括时钟源，时间间隔启动，停止信号处理模块，启动信号与D触发器的时钟端相连，锁相环PLL模块型号为EP4C115的FPGA内嵌锁相环，“粗”计数器模块包括一个8位的小计数器和一个40位的大计数器级联的计数模块，8位计数器的输入时钟端与PLL模块的基准时钟时钟信号相连，“细”计数模块由启动信号D触发器模块和停止信号D触发器模块组成，数据预处理模块的是在一个时钟周期内将“粗”计数模块、“细”计数模块的数据合并，NIOSII处理器对输入的数据进行处理。

主权项

一种低成本亚纳秒级时间间隔检测电路，主要包括时钟源、时间间隔启动、停止信号处理模块、锁相环PLL模块、“粗”计数模块、“细”计数模块、数据预处理模块、SPI传输模块及NIOS II处理器；其特征在于：高精度晶振源为频率稳定度优于1×10‑1°、数值为10M的高精度晶振；时间间隔启动、停止信号均为上升沿有效的脉冲信号，脉冲高电平持续时间数值为10纳秒及以上，启动信号与D触发器的时钟端相连，D触发器的输入端接高电平，D触发器的输出端与8位计数器的计数时能端相连；锁相环PLL模块型号为EP4C115的FPGA内嵌锁相环，输入包括1个与10M晶振的接口和1个异步复位信号；输出包括1路倍频后200M的0°相移基准时钟信号和相移依次增大72°的4路200M相移时钟信号，并且含有锁相稳定输出的标志信号输出端；“粗”计数器模块包括一个8位的小计数器和一个40位的大计数器级联的计数模块，8位计数器的输入时钟端与PLL模块的基准时钟时钟信号相连，清零端与停止信号相连，计数时能端与D触发器的输出端相连，清零端直接与停止信号相连，进位输出端与大计数器的计数使能端相连，大计数器的时钟端与基准时钟信号相连，清零端与停止信号相连，数据输出端与数据预处理模块的输入端相连；“细”计数模块由启动信号D触发器模块和停止信号D触发器模块组成，启动信号D触发器的时钟输入端接启动信号，数据输入端接经过锁相环倍频后的5路信号，输出端接数据预处理模块的输入端；停止信号D触发器的时钟输入端接停止信号，数据输入端接经过锁相环倍频后的5路信号，输出端接数据预处理模块的输入端；数据预 处理模块的是在一个时钟周期内将“粗”计数模块、“细”计数模块的数据合并，方便SPI传输电路传输数据；NIOS II处理器对输入的数据进行处理，进行“粗”计数值+启动信号D触发器值‑停止信号D触发器值＝实际测量值这一过程。