[实用新型]寻址与存储一体化两读出一写入存储控制器

摘要

一种寻址与存储一体化两读出一写入存储控制器，包括两读出一写入存储单元、命令寄存及地址暂存控制模块、组合逻辑电路模块、脉冲分配器_1、数据传输控制模块、地址通道控制模块_1、命令寄存控制模块、脉冲分配器_2、数据传输与读仲裁控制模块和地址通道控制模块_2；该一体化存储控制器有一个读写端口、一个独立的具有读操作仲裁功能的读端口；应用FPGA设计硬连接电路，从系统总线读入命令、地址或需要写入的立即数后，在内部时序脉冲的控制下，按照指令要求自主完成立即数、直接、间接、基址+变址的寻址和存储单元的读或写，完成存储单元之间的数据传输，微处理器执行运算类指令时可同时读出两个操作数，提高执行指令序列的速度。

主权项

一种寻址与存储一体化两读出一写入存储控制器，其特征在于：该一体化的两读出一写入存储控制器包括两读出一写入存储单元（Ⅰ）、命令寄存及地址暂存控制模块（Ⅱ）、组合逻辑电路模块（Ⅲ）、脉冲分配器_1（Ⅳ）、数据传输控制模块（Ⅴ）、地址通道控制模块_1（Ⅵ）、命令寄存控制模块（Ⅶ）、脉冲分配器_2（Ⅷ）、数据传输与读仲裁控制模块（Ⅸ）和地址通道控制模块_2（Ⅹ）；所述两读出一写入存储单元（Ⅰ）与命令寄存及地址暂存控制模块（Ⅱ）、数据传输控制模块（Ⅴ）、地址通道控制模块_1（Ⅵ）、命令寄存控制模块（Ⅶ）、数据传输与读仲裁控制模块（Ⅸ）和地址通道控制模块_2（Ⅹ）连接；所述命令寄存及地址暂存控制模块（Ⅱ）还与组合逻辑电路模块（Ⅲ）、脉冲分配器_1（Ⅳ）、数据传输控制模块（Ⅴ）和地址通道控制模块_1（Ⅵ）连接；所述组合逻辑电路模块（Ⅲ）还与脉冲分配器_1（Ⅳ）、数据传输控制模块（Ⅴ）和地址通道控制模块_1（Ⅵ）连接；所述脉冲分配器_1（Ⅳ）还与数据传输控制模块（Ⅴ）和地址通道控制模块_1（Ⅵ）连接；所述数据传输控制模块（Ⅴ）还与地址通道控制模块_1（Ⅵ）和数据传输与读仲裁控制模块（Ⅸ）连接；所述地址通道控制模块_1（Ⅵ）还与数据传输与读仲裁控制模块（Ⅸ）连接；所述命令寄存控制模块（Ⅶ）还与脉冲分配器_2（Ⅷ）和地址通道控制模块_2（Ⅹ）连接；所述脉冲分配器_2（Ⅷ）还与数据传输与读仲裁控制模块（Ⅸ）和地址通道控制模块_2（Ⅹ）连接；所述数据传输与读仲裁控制模块（Ⅸ）还与地址通道控制模块_2（Ⅹ）连接；所述两读出一写入存储单元（Ⅰ）有一个数据读写端口，一个独立的数据读出端口；数据读写端口的功能与普通存储器相同，独立的数据读出端口的功能与普通存储器的数据读出功能相同；所述两读出一写入存储单元（Ⅰ）中设置有作为间接寻址和基址加变址寻址用的存储单元R0—R15；所述命令寄存及地址暂存控制模块（Ⅱ）、组合逻辑电路模块（Ⅲ）、脉冲分配器_1（Ⅳ）、数据传输控制模块（Ⅴ）和地址通道控制模块_1（Ⅵ）实现所述两读出一写入存储单元（Ⅰ）的一个数据读写端口的控制功能；所述命令寄存及地址暂存控制模块（Ⅱ）在CS_1为“0”时，在系统WR_1信号的作用下，存储指令代码并译码、存储间接和基址寻址存储单元地址值、偏移量和直接寻址的地址值并予以输出，如果还有第2个直接寻址的地址值，则在系统第二个WR_1信号的作用下，存储第2个直接寻址的地址值并予以输出；发出WR1或WR2脉冲信号作为脉冲分配器_1（Ⅳ）工作的启动脉冲信号；在执行普通存储器读写功能指令时，复位脉冲分配器_1（Ⅳ）；所述命令寄存及地址暂存控制模块（Ⅱ）被复位时，所有命令输出端为“1”；对于写入数据的命令或两读出一写入存储单元（Ⅰ）中的两个存储单元之间的数据传输命令，当该命令的命令参数写入所述命令寄存及地址暂存控制模块（Ⅱ）之后，CS_1由“0”→“1”；所述组合逻辑电路模块（Ⅲ）的输入端与命令寄存及地址暂存控制模块（Ⅱ）的11条命令输出端连接，还与脉冲分配器_1（Ⅳ）的脉冲输出端连接；所述组合逻辑电路模块（Ⅲ）的输出端是这些输入信号的逻辑组合，包括：与逻辑输出和或逻辑输出，所述与逻辑输出有由与门Ⅻ~与门ⅩⅩⅧ构成的17个与门输出端；所述或逻辑输出有由或门Ⅸ~或门ⅩⅩⅩ构成的22个或门输出端；所述脉冲分配器_1（Ⅳ）作为内部时序脉冲发生器，输出脉冲①，脉冲②，脉冲③，脉冲④，脉冲⑤，脉冲⑥，脉冲⑦，脉冲⑧，8个脉冲输出为组合逻辑电路模块（Ⅲ）、数据传输控制模块（Ⅴ）和地址通道控制模块_1（Ⅵ）提供时序脉冲信号；并向命令寄存及地址暂存控制模块（Ⅱ）输出复位信号；所述数据传输控制模块（Ⅴ）在寻址功能控制_1信号、RD_1、WR_1、命令寄存及地址暂存控制模块（Ⅱ）输出的WR2信号，以及组合逻辑电路模块（Ⅲ）的与逻辑输出值的作用下，实现两读出一写入存储单元（Ⅰ）的DB_11与DB_1总线的数据传输控制；并在脉冲分配器_1（Ⅳ）输出的时序脉冲和组合逻辑电路模块（Ⅲ）的或逻辑输出值的作用下，按照所执行的指令和命令实现对两读出一写入存储单元（Ⅰ）的RD_11和WR_11脉冲的控制；所述地址通道控制模块_1（Ⅵ）在组合逻辑电路模块（Ⅲ）的输出逻辑值和脉冲分配器_1（Ⅳ）输出的时序脉冲的作用下，按照命令寄存及地址暂存控制模块（Ⅱ）输出的地址值和所执行的指令和命令向两读出一写入存储单元（Ⅰ）的AB_11传输地址值；所述命令寄存控制模块（Ⅶ），脉冲分配器_2（Ⅷ），数据传输与读仲裁控制模块（Ⅸ），地址通道控制模块_2（Ⅹ）实现所述两读出一写入存储单元（Ⅰ）的另一个独立的数据读出端口的控制功能和读数据仲裁的功能；所述命令寄存控制模块（Ⅶ）在CS_2为“0”时，在WR_2信号的作用下，存储指令代码并译码、间接和基址寻址存储单元地址值和偏移量并予以输出；所述命令寄存控制模块（Ⅶ）被复位时，2个命令输出端为“1”；所述脉冲分配器_2（Ⅷ）作为内部时序脉冲发生器，输出脉冲①_2，脉冲②_2，脉冲③_2，脉冲④_2，脉冲⑤_2，5个脉冲输出为数据传输与读仲裁控制模块（Ⅸ），地址通道控制模块_2（Ⅹ）提供时序脉冲信号；并向命令寄存控制模块（Ⅶ）输出复位信号；所述数据传输与读仲裁控制模块（Ⅸ）在寻址功能控制_2、RD_2和脉冲分配器_2（Ⅷ）输出的时序脉冲的作用下，实现两读出一写入存储单元（Ⅰ）的DB_21与DB_2总线的数据传输控制；所述数据传输与读仲裁控制模块（Ⅸ）在两读出一写入存储单元（Ⅰ）的WR_11为“0”时，比较AB_11地址值和AB_21地址值，如果两个地址值相等且所述两读出一写入存储单元（Ⅰ）的这个独立的数据读出端口正处于读操作过程，则封锁RD_21读脉冲的产生，发出中断信号输出；如果两个地址值不相等，在所述脉冲分配器_2（Ⅷ）输出的时序脉冲的作用下，实现指令和两条命令的正常的读操作；所述地址通道控制模块_2（Ⅹ）根据脉冲分配器_2（Ⅷ）输出的时序脉冲和命令寄存控制模块（Ⅶ）输出的地址值和所执行的指令和命令向两读出一写入存储单元（Ⅰ）的AB_21传输地址值。