[实用新型]栅极驱动单元及栅极扫描驱动器

摘要

本实用新型公开了一种栅极驱动单元及栅极扫描驱动器，栅极驱动单元内部利用时钟和高电平控制内部反相器模块产生低电平信号，采用反馈结构和双低电平电压控制电路，栅极驱动单元电路能避免从高电平流经晶体管到低电平的直流回路，有效抑制晶体管的泄漏电流，降低功耗，特别适用于阈值电压为负的晶体管器件；利用栅极驱动单元搭建起来的单边栅极扫描驱动器采用占空比为40%的时钟信号控制，将信号输出端的充电和放电功能集中在同一个晶体管中完成，结构精简，功率耗损低；利用栅极驱动单元搭建起来的双边栅极扫描驱动器采用占空比为25%的时钟信号控制，并且充分利用屏幕的对称性，能有效在高分辨率显示屏中实现窄边框效果。

主权项

一种栅极驱动单元，其特征在于，包括信息采集模块、内部反相器模块、第一信号输出模块及第二信号输出模块；所述信号采集模块由第一晶体管和第二晶体管构成，所述第一晶体管的漏极作为栅极驱动单元的信号采集端口VI，第一晶体管的源极与第二晶体管的漏极相连；第二晶体管的源极输出采集信号Q；第一晶体管的栅极与第二晶体管的栅极相连，作为栅极驱动单元的第一时钟输入端口CLK1L或第一晶体管的栅极与第二晶体管的栅极相连后与内部反相器模块的输出端QB连接；所述内部反相器模块由第三晶体管和第四晶体管构成，所述第三晶体管的漏极为第一电源输入端口VDD，第三晶体管的栅极与第一时钟输入端口连接；第三晶体管的源极与第四晶体管的漏极连接作为内部反相器模块的输出端点QB，所述第四晶体管的栅极与第二晶体管的源极相连，所述第四晶体管的源极与第一时钟输入端口CLK1L连接；所述第一信号输出模块由第五晶体管、第六晶体管、第七晶体管和第一存储电容构成，所述第五晶体管的漏极与第七晶体管的漏极相连，作为栅极驱动单元的第二时钟输入端口CLK2L；所述第五晶体管的栅极与第二晶体管的源极相连，所述第五晶体管的源极与第六晶体管的漏极、第七晶体管的栅极连接，作为第一信号输出端口COUT；所述第六晶体管的栅极与内部反相器输出端点QB连接；所述第六晶体管的源极作为栅极驱动单元的第二电源输入端口VSSL；所述第七晶体管的源极分别与第一晶体管的源极、第二晶体管的漏极连接，所述第一存储电容一端与第二晶体管源极连接，第一存储电容的另一端与第一信号输出端口相连；所述第二信号输出模块由第八晶体管和第九晶体管构成，第八晶体管的漏极作为栅极驱动单元的第三时钟输入口CLK2；第八晶体管的栅极与第二晶体管的源极连接，第八晶体管的源极与第九晶体管的漏极连接，作为栅极驱动单元的第二信号输出端口OUT；所述第九晶体管的栅极与内部反相器输出端点连接，所述第九晶体管的源极作为栅极驱动单元的第三电源输入端口VSS。