[发明专利]用于DRAM中的功率降低的配置

摘要

公开的实施例可以包括具有分段字线启用的设备，分段字线启用耦合到用于选择性地禁用多个分段字线驱动器中的若干分段字线驱动器的逻辑。所述逻辑可以分割所述设备的页以降低通过所述多个分段字线中的被禁用的分段字线的激活而消耗的功率。可以公开其它实施例。

主权项

一种用于降低存储器中的功率的设备，包括：多个分段字线驱动器，被配置为驱动多个分段字线，其中所述多个分段字线中的每一个耦合到存储器单元的子阵列；主字线，耦合到多个分段字线驱动器，其中所述主字线响应于由所述设备接收的行地址选通（RAS）信号；耦合到多个逻辑的分段字线地址线，所述多个逻辑耦合到两个或更多个分段字线驱动器，所述分段字线地址线被配置为使得逻辑能够在耦合到逻辑的两个或更多个分段字线驱动器中的每一个之间进行选择，以选择性地禁用所述多个分段字线驱动器中的若干分段字线驱动器，从而分割所述设备的页以降低由所述多个分段字线中的被禁用的分段字线的激活消耗的功率；以及耦合到多个逻辑的子分段字线地址线，所述子分段字线地址线被配置为选择性地禁用所述多个逻辑中的一个逻辑，其中禁用所述多个逻辑中的一个逻辑使得禁用耦合到所述多个逻辑中的所述一个逻辑的两个或更多个分段字线驱动器。