[发明专利]一种高速时域比较器

摘要

该发明公开了一种高速时域比较器，应用于逐次逼近模数转换器中。该高速时域比较器由差分信号交替控制的电压‑时间转换电路和可输入差分信号的时间‑数字转换电路组成，其中：电压‑时间转换电路由两个VCDL电路（电压控制延迟电路）组成，每个VCDL电路由四级CSI电路串联而成；时间‑数字转换电路由输入电路和输出电路组成，从而具有速度更快、精度更高，能用于12‑bit100MS/s的流水线逐次逼近模数转换器，且既适用于单端逐次逼近模数转换器，也适用于全差分逐次逼近模数转换器的效果。

主权项

一种高速时域比较器，其特征在于，包括：电压‑时间转换电路和时间‑数字转换电路，其中：电压‑时间转换电路由第一电压控制延迟电路和第二电压控制延迟电路组成，每个电压控制延迟电路由四级电流不补偿反相器电路串联而成，其中：第一、三级电流不补偿反相器电路结构相同，分别由第一PMOS管、第一NMOS管、第二NMOS管依次串联组成，其中：第一PMOS管(P1)的源级与电源电压(VDD)相连，第一PMOS管(P1)的栅极连接第一NMOS管(N1)的栅极，第二NMOS管(N2)的源级接地、栅极作为第一信号输入端；第二、四级电流不补偿反相器电路结构相同，分别由第二PMOS管、第三PMOS管、第三NMOS管依次串联组成，其中：第二PMOS管(P2)的源级与电源电压(VDD)相连，第二PMOS管(P2)的栅极作为第二信号输入端，第三PMOS管(P3)的栅极连接第三NMOS管(N3)的栅极，第三NMOS管(N3)的源级接地；第一级电流不补偿反相器电路中第一PMOS管(P1)与第一NMOS管(N1)栅极的共接点连接时钟信号(CLK)，第一级电流不补偿反相器电路、第三级电流不补偿反相器电路中第一PMOS管(P1)与第一NMOS管(N1)漏极的共接点分别对应连接第二级电流不补偿反相器电路、第四级电流不补偿反相器电路中第三PMOS管(P3)与第三NMOS管(N3)栅极的共接点；第二级电流不补偿反相器电路中第三PMOS管(P3)与第三NMOS管(N3)漏极的共接点与第三级电流不补偿反相器电路中第一PMOS管(P1)与第一NMOS管(N1)栅极的共接点连接；第四级电流不补偿反相器电路中第三PMOS管(P3)与第三NMOS管(N3)漏极的共接点作为输出端；所述第一电压控制延迟电路中第一信号输入端输入第一全差分信号(VINP)，第二信号输入端输入第二全差分信号(VINN)；所述第二电压控制延迟电路中第一信号输入端输入第二全差分信号(VINN)，第二信号输入端输入第一全差分信号(VINP)；时间‑数字转换电路，含有输入电路和输出电路，其中：输入电路，含有：第四PMOS管、第五PMOS管、第四NMOS管、第五NMOS管、第六NMOS管，其中：第四PMOS管(P4)与第五PMOS管(P5)的源级共同连接电源电压(VDD)、栅极连接时钟信号(CLK)，第四PMOS管(P4)与第四NMOS管(N4)串联，第五PMOS管(P5)与第五NMOS管(N5)串联，第四NMOS管(N4)的栅极连接电压‑时间转换电路中第一电压控制延迟电路输出端、第五NMOS管(N5)的栅极连接电压‑时间转换电路中第二电压控制延迟电路输出端，第四NMOS管(N4)与第五NMOS管(N5)的源级共同连接第六NMOS管(N6)漏极，第六NMOS管(N6)的栅极连接时钟信号(CLK)、源级接地；输出电路，含有：第六～第九PMOS管，第七～第十二NMOS管，其中：第六PMOS管(P6)与第七PMOS管(P7)的源级连接电源电压(VDD)，第六PMOS管(P6)与第七NMOS管(N7)串联，第七PMOS管(P7)与第八NMOS管(N8)串联，第七NMOS管(N7)与第八NMOS管(N8)的源级接地；第八PMOS管(P8)的源级连接第六PMOS管(P6)与第七NMOS管(N7)漏极的共接点，第九PMOS管(P9)的源级连接第七PMOS管(P7)与第八NMOS管(N8)漏极的共接点，第八PMOS管(P8)与第九NMOS管(N9)串联，第九PMOS管(P9)与第十NMOS管(N10)串联，第九NMOS管(N9)与第十NMOS管(N10)的源级接地；连接第九PMOS管(P9)与第十NMOS管(N10)的栅极，其共接点连接第八PMOS管(P8)与第九NMOS管(N9)的漏极共接点及第十一NMOS管(N11)的漏极作为第一输出端；连接第八PMOS管(P8)与第九NMOS管(N9)的栅极，其共接点再连接九PMOS管与第十NMOS管(N10)的漏极共接点及第十二NMOS管(N12)的漏极作为第二输出端；第十一NMOS管(N11)与第十二NMOS管(N12)的源级接地；连接第六PMOS管(P6)、第七NMOS管(N7)、第十一NMOS管(N11)的栅极，其共接点连接输入电路中第四PMOS管(P4)与第四NMOS管(N4)的漏极共接点，连接第七PMOS管(P7)、第八NMOS管(N8)、第十二NMOS管(N12)的栅极，其共接点连接输入电路中第五PMOS管(P5)与第五NMOS管(N5)漏极共接点。