[发明专利]不同缩放比率的集成芯片设计方法及EDA工具有效
| 申请号： | 201410036107.1 | 申请日： | 2014-01-24 |
| 公开（公告）号： | CN104657533B | 公开（公告）日： | 2018-01-26 |
| 发明（设计）人： | 李亮嶢;蔡宗杰;吴俊毅;李俊毅 | 申请（专利权）人： | 台湾积体电路制造股份有限公司 |
| 主分类号： | G06F17/50 | 分类号： | G06F17/50 |
| 代理公司： | 北京德恒律治知识产权代理有限公司11409 | 代理人： | 章社杲,孙征 |
| 地址： | 中国台*** | 国省代码： | 台湾;71 |
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| 摘要： | 本发明提供了FEOL/MOL/BEOL中的不同缩放比率。本发明涉及一种通过以不同缩放比率对初始IC设计的FEOL和BEOL进行缩放来生成缩放集成芯片设计的方法，及其相关设备。在一些实施例中，通过形成集成芯片的图示的初始集成芯片（IC）设计来实施方法。初始IC设计具有前道工序（FEOL）部分、后道工序（BEOL）部分和设置在FEOL部分和BEOL部分之间的中间工序（MOL）部分。通过以不同缩放比率对初始集成芯片设计的FEOL部分和BEOL部分进行缩放（即，缩小），并且通过以不同缩放比率对MOL部分内的不同设计层进行缩放来形成缩放集成芯片设计，以避免FEOL部分和BEOL部分之间的未对准误差。 | ||
| 搜索关键词： | feol mol beol 中的 不同 缩放 比率 | ||
【主权项】：
一种用于生成缩放集成芯片设计的方法，包括：形成包括表示集成芯片的图形的初始集成芯片IC设计，其中，所述集成芯片具有前道工序FEOL部分、后道工序BEOL部分和设置在所述FEOL部分与所述BEOL部分之间的中间工序MOL部分，其中，所述FEOL部分包括有源区域设计层和栅极设计层，所述BEOL部分包括金属通孔设计层，所述MOL部分包括被配置为将所述栅极设计层连接到所述金属通孔设计层的第一MOL设计层以及被配置为将所述有源区域设计层连接到所述金属通孔设计层的第二MOL设计层；以及以第一缩放比率对所述第一MOL设计层进行缩放以实现缩放IC设计内的缩放第一MOL设计层，其中，所述缩放第一MOL设计层的第一间距与所述缩放IC设计内的缩放栅极设计层的间距相匹配；并且以第二缩放比率对所述第二MOL设计层进行缩放以实现所述缩放IC设计内的缩放第二MOL设计层，其中，所述缩放第二MOL设计层的第二间距不同于所述缩放栅极设计层的间距。
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