[发明专利]用于降低访问延时的非易失性存储装置和相关方法有效
| 申请号： | 201410049098.X | 申请日： | 2014-02-12 |
| 公开（公告）号： | CN104036815B | 公开（公告）日： | 2017-08-01 |
| 发明（设计）人： | 朴恩惠;郑会柱;权容震;权孝珍;李墉焌 | 申请（专利权）人： | 三星电子株式会社 |
| 主分类号： | G11C7/10 | 分类号： | G11C7/10;G11C7/22 |
| 代理公司： | 北京铭硕知识产权代理有限公司11286 | 代理人： | 韩明星,全成哲 |
| 地址： | 韩国京畿*** | 国省代码： | 暂无信息 |
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| 摘要： | 公开了一种用于降低访问延时的非易失性存储装置和相关方法。所述非易失性存储装置包括存储器核，包括多个可变电阻存储单元；输入/输出（I/O）电路，被构造为依次接收第一数据包信号和第二数据包信号，第一数据包信号和第二数据包信号共同包括用于存储器存取操作的信息，输入/输出电路还被构造为在解码第一数据包信号时发起核存取操作，在解码第二数据包信号时选择性地继续或停止核存取操作；读取电路，被构造为在解码第二数据包信号之前响应于第一数据包信号执行部分核存取操作。 | ||
| 搜索关键词： | 用于 降低 访问 延时 非易失性 存储 装置 相关 方法 | ||
【主权项】：
一种非易失性存储装置，所述装置包括：存储器核，包括多个可变电阻存储单元；输入/输出I/O电路，被构造为依次接收第一数据包信号和第二数据包信号，第一数据包信号和第二数据包信号共同包括用于存储器存取操作的信息，输入/输出I/O电路还被构造为在解码第一数据包信号时发起核存取操作，并且在解码第二数据包信号时选择性地继续或停止核存取操作；读取电路，被构造为在解码第二数据包信号之前响应于第一数据包信号执行部分核存取操作，其中，所述核存取操作是核读取操作，其中，第一数据包信号和第二数据包信号分别包括用于核读取操作的第一行地址和第二行地址。
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