[发明专利]一种基于FPGA多路高清视频叠加方法在审
| 申请号： | 201410078394.2 | 申请日： | 2014-03-05 |
| 公开（公告）号： | CN103813107A | 公开（公告）日： | 2014-05-21 |
| 发明（设计）人： | 江荣;陈军;李旭勇;张德明;陈和平 | 申请（专利权）人： | 湖南兴天电子科技有限公司 |
| 主分类号： | H04N5/265 | 分类号： | H04N5/265 |
| 代理公司： | 广州凯东知识产权代理有限公司 44259 | 代理人： | 姚迎新 |
| 地址： | 410000 湖南省*** | 国省代码： | 湖南;43 |
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| 摘要： | 本发明涉及视频叠加技术，具体说是一种基于FPGA多路高清视频叠加方法，其包括视频源经过A\D芯片转换为数字信号进入FPGA，FPGA采集有效像素，各路视频分别经过一个FIFO进行时钟域转换处理，并统一到FPGA内部时钟下；在FPGA内部构建视频缩放模块，分别把每路经缩放处理的视频缓存一帧的数据量至DDR3中；在FPGA内部构建VESA标准的行场同步模块，同时从DDR3中读出各路视频数据，进行帧同步处理；在FPGA内部构建alhpa混合叠加模块，对视频进行叠加处理；进行叠加处理的视频经过D\A芯片进行视频输出。本方法易于硬件和软件实现，成本低廉，灵活性强，系统体积小和功耗低。 | ||
| 搜索关键词： | 一种 基于 fpga 多路高清 视频 叠加 方法 | ||
【主权项】：
一种基于FPGA多路高清视频叠加方法，其包括以下步骤：（1）多路高清视频源经过A\D芯片转换为数字信号进入FPGA，FPGA根据VESA标准采集各路视频的有效像素，各路视频分别经过一个FIFO进行时钟域转换处理，并统一到FPGA内部时钟下；（2）CPU通过PCI总线控制FPGA内部的参数设置；（3）在FPGA内部构建视频缩放模块，视频缩放模块根据CPU控制的各路视频缩放参数对各路视频进行缩放处理；（4）分别把每路经缩放处理的视频缓存一帧的数据量至DDR3中；（5）在FPGA内部构建VESA标准的行场同步模块，并根据该行场同步模块产生的行场信号从DDR3中读出各路视频数据，进行帧同步处理；（6）在FPGA内部构建alhpa混合叠加模块，对视频进行叠加处理；（7）进行叠加处理的视频经过D\A芯片进行视频输出。
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