[发明专利]非易失性逻辑阵列中使用奇偶校验的错误检测有效
| 申请号： | 201410085140.3 | 申请日： | 2014-01-28 |
| 公开（公告）号： | CN103973272B | 公开（公告）日： | 2018-06-01 |
| 发明（设计）人： | S·C·巴特林;S·康纳 | 申请（专利权）人： | 德克萨斯仪器股份有限公司 |
| 主分类号： | H03K3/356 | 分类号： | H03K3/356 |
| 代理公司： | 北京纪凯知识产权代理有限公司 11245 | 代理人： | 赵蓉民 |
| 地址： | 美国德*** | 国省代码： | 美国;US |
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| 摘要： | 一种片上系统(SoC)具有耦合至一个或更多个核逻辑块的n行乘m列非易失性存储器阵列。m被限制为奇数。在每次写一行m个数据位时，使用m个数据位计算奇偶校验位。在存储奇偶校验位之前，其被反转。每次读取行时，检查奇偶校验位以确定在所恢复的数据位中是否存在奇偶校验错误。当检测到奇偶校验错误时，在SoC上执行引导操作。 | ||
| 搜索关键词： | 奇偶校验位 奇偶校验 非易失性存储器阵列 读取 非易失性逻辑 错误检测 片上系统 引导操作 耦合 逻辑块 反转 存储 检测 恢复 检查 | ||
【主权项】：
1.一种片上系统，即SoC，包括：一个或更多个核逻辑块；耦合至所述一个或更多个核逻辑块的存储器阵列，其中所述存储器阵列包括：n行乘m列数据位单元和一列奇偶校验位单元，其中m是奇数；奇偶校验逻辑模块，其耦合至所述m列数据位的数据输出端和所述一列奇偶校验位单元的数据输出端，其中对于每行数据位单元和相关联的奇偶校验位单元，所述奇偶校验逻辑模块被配置为响应于存储在所述数据位单元中的数据生成奇偶校验位并将所述奇偶校验位的反转表示存储在所述奇偶校验位单元中；和控制逻辑模块，其耦合至所述奇偶校验逻辑模块和所述一个或更多个核逻辑块，其中所述控制逻辑模块被配置为在检测到奇偶校验错误时使所述一个或更多个核逻辑块执行重启操作。
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