[发明专利]一种面向多核的可重构容错系统及方法在审
申请号: | 201410101450.X | 申请日: | 2014-03-18 |
公开(公告)号: | CN103870353A | 公开(公告)日: | 2014-06-18 |
发明(设计)人: | 张少林;杨孟飞;刘鸿瑾;肖爱斌;刘波;华更新;吴一帆;杨桦;刘淑芬;姜宏;王若川;吴军;谭彦亮;曹志威 | 申请(专利权)人: | 北京控制工程研究所 |
主分类号: | G06F11/07 | 分类号: | G06F11/07 |
代理公司: | 中国航天科技专利中心 11009 | 代理人: | 安丽 |
地址: | 100080 *** | 国省代码: | 北京;11 |
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摘要: | 一种面向多核的可重构容错系统及方法,采用了基于片上系统的多核处理器重构策略进行设计,提出了一种基于系统降级的多核容错机制,通过多核处理器工作模式的重构来提高系统的可靠性和容错能力,使得其能够适用于深空探测等复杂、恶劣环境下的工程应用。 | ||
搜索关键词: | 一种 面向 多核 可重构 容错 系统 方法 | ||
【主权项】:
一种面向多核的可重构容错系统,其特征在于包括:处理器单元、容错控制系统和存储单元;其中:处理器单元(PE,Processor Element)负责数据处理和命令执行;所述处理器单元采用四模冗余设计,即在同一芯片内部集成了四个完全一样的处理器单元;四个处理器单元在容错控制系统的控制下组成冗余容错模式,每个处理器单元接收相同的处理任务,在全局同步时钟的驱动下进行数据和命令的执行,处理得到的结果输出到容错控制系统的表决器模块进行数据比对;容错控制系统,实现容错处理和故障修复功能,包括表决器、重构容错控制模块和I/O控制模块;表决器负责接收四个处理器单元的数据输出,利用纯硬件逻辑来实现四个处理器单元输出结果进行表决,并将表决结果输出给I/O控制模块和重构容错控制模块;重构容错控制模块,根据表决器和四个处理器单元的状态来完成对故障核的隔离、修复和同步;当有一个处理器单元发生故障时,重构容错控制模块识别发生故障的处理器单元,通过切断其数据输入并置该处理器单元健康状态为无效,将有故障的处理器单元从系统任务处理中隔离出来;同时进行系统工作模式的降级,即从QMR降级到三模冗余模式(TMR)或从TMR降级到二模冗余模式(DMR),保证系统能够以一个较高的可靠性运行;当故障核修复完成后,在操作系统和重构容错控制模块的控制下,新的处理器单元重新加入到系统任务处理中,同时系统完成工作模式的升级;I/O控制模块,负责控制四个处理器单元对外的输入输出接口;根据表决器提供的处理器单元的状态信息,在时钟信号驱动下,将外部任务数据输入分发给处于健康状态的处理器单元,并和表决器配合将正确的处理结果进行选通输出;输入控制为了保证四个处理器单元任务输入一致性,进而保证四个处理器单元处理节奏的同步;存储单元,为四个处理器单元各自配备了独立的片外RAM和ROM,对重构控制系统配备独立的存储单元,实现了各个模块之间的低耦合设计,降低了故障传播的风险,提高系统可靠性。
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