[发明专利]基于FPGA的Σ-△ADC控制信号同步方法有效
| 申请号： | 201410122140.6 | 申请日： | 2014-03-30 |
| 公开（公告）号： | CN104954024B | 公开（公告）日： | 2019-04-05 |
| 发明（设计）人： | 瞿浩正 | 申请（专利权）人： | 江苏易格生物科技有限公司 |
| 主分类号： | H03M3/00 | 分类号： | H03M3/00 |
| 代理公司： | 北京华仁联合知识产权代理有限公司 11588 | 代理人： | 张换君 |
| 地址： | 210001 江苏省南京市秦淮*** | 国省代码： | 江苏;32 |
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| 摘要： | 本发明提出了一种基于FPGA为医疗电子产品中采用的高分辨率Σ‑△ADC的控制信号与时钟信号提供同步的方法，可获得ns级的同步精度，使Σ‑△ADC工作在最佳的噪声性能状态，这种方法避开了用分立IC完成的技术困难，同时相比较于片内同步的方案，较大地降低了硬件成本。FPGA的设计方法分两层VHD文件进行，下层VHD文件的实体采用并行工作的“信号单元”，其由DFF和“计数器逻辑”构成，可提高同步精度，同时使得输出的时钟或控制信号相对输入时钟获得任意的非零偶数（2，4，6，…）的分频系数，增加了应用的灵活性。 | ||
| 搜索关键词： | 控制信号 同步的 时钟信号提供 医疗电子产品 计数器逻辑 分频系数 高分辨率 技术困难 输入时钟 信号单元 硬件成本 噪声性能 非零 分立 下层 并行 避开 输出 应用 | ||
【主权项】：
1.一种在电子设备中基于FPGA实现Σ‑△ADC控制信号与时钟同步的方法，其特征是：利用VHDL进行FPGA的设计，使FPGA芯片内部的一部分或全部资源按照VHD文件的描述连接构成输出信号之间是同步的，且同步精度满足Σ‑△ADC芯片要求的逻辑和时序电路，包含了并行工作的信号单元，使得电路输出信号之间的同步精度<1ns，完全满足Σ‑△ADC芯片的要求，依赖FPGA芯片外部输入的有源晶振时钟，生成新的时钟和控制信号，以此新时钟和控制信号驱动Σ‑△ADC；每个信号单元由一个D触发器及分频所需的“计数器逻辑”单元组成，每个信号中D触发器的信号输入D端与“计数器逻辑”单元的信号输入端连接，每个信号中D触发器的信号输出Q端与“计数器逻辑”单元的信号输出端连接。
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