[发明专利]WPAN中部分并行输入的右移累加准循环矩阵乘法器

摘要

本发明提供了一种WPAN中部分并行输入的右移累加准循环矩阵乘法器，用于实现WPAN标准QC-LDPC近似下三角编码中向量m与准循环矩阵F的乘法运算，该乘法器包括1个对向量段循环右移的21位移位寄存器、2个预先存储矩阵F中所有循环矩阵生成多项式的生成多项式查找表、2个对移位寄存器内容和生成多项式比特进行标量乘的21位二进制乘法器、2个对乘积和累加器内容进行模2加的21位二进制加法器、2个21位累加器。本发明提供的部分并行输入乘法器适用于WPAN标准中的QC-LDPC码，具有寄存器少、结构简单、功耗小、成本低、工作频率高、吞吐量大等优点。

主权项

一种WPAN中部分并行输入的右移累加准循环矩阵乘法器，当采用近似下三角编码方法对WPAN标准QC‑LDPC码进行编码时涉及向量m与准循环矩阵F的乘法运算，矩阵F分为u块行和u块列，是由u×u个b×b阶循环矩阵F_i,j构成的阵列，f_i,j是循环矩阵F_i,j的生成多项式，其中，b、i、j和u均为非负整数，0≤i<u，0≤j<u，WPAN标准采用了一种码率η＝0.5的QC‑LDPC码，b＝21，u＝2，以b比特为一段，向量m被等分为u段，即m＝(m₀,m₁)，部分校验向量p被等分为u段，即p＝(p₀,p₁)，其特征在于，所述乘法器包括以下部件：b位移位寄存器对向量段进行循环右移；生成多项式查找表L₀、L₁，分别预存准循环矩阵F中第0、1块列的循环矩阵生成多项式；b位二进制乘法器M₀、M₁，分别对移位寄存器的内容和生成多项式查找表L₀、L₁的输出比特进行标量乘；b位二进制加法器A₀、A₁，分别对b位二进制乘法器M₀、M₁的乘积和累加器R₀、R₁的内容进行模2加；累加器R₀、R₁，分别存储b位二进制加法器A₀、A₁的结果以及最终的校验段p₀、p₁。