[发明专利]延迟线电路及半导体集成电路有效
| 申请号： | 201410235939.6 | 申请日： | 2014-05-29 |
| 公开（公告）号： | CN103986443B | 公开（公告）日： | 2017-08-25 |
| 发明（设计）人： | 刘权锋;段慧婕 | 申请（专利权）人： | 上海兆芯集成电路有限公司 |
| 主分类号： | H03K5/14 | 分类号： | H03K5/14 |
| 代理公司： | 北京市柳沈律师事务所11105 | 代理人： | 史新宏 |
| 地址： | 201203 上海市张*** | 国省代码： | 上海;31 |
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| 摘要： | 延迟线电路及半导体集成电路。该延迟线电路包括精调延迟单元及串联连接至精调延迟单元的输出端的多个粗调延迟单元。精调延迟单元包括二个精调延迟电路，每个精调延迟电路包括第一PMOS晶体管；第一NMOS晶体管；多个栅极特征的宽度相等的第二PMOS晶体管，并联耦接电源电压及第一PMOS晶体管的源极之间；至少一栅极特征的宽度小于第二PMOS晶体管的第三PMOS晶体管，耦接电源电压及第一PMOS晶体管的源极之间；多个栅极特征的宽度相等的第二NMOS晶体管，并联耦接接地电压及第一NMOS晶体管的源极之间；及至少一个栅极特征的宽度小于第二NMOS晶体管的第三NMOS晶体管，耦接接地电压及第一NMOS晶体管的源极之间。 | ||
| 搜索关键词： | 延迟线 电路 半导体 集成电路 | ||
【主权项】：
一种延迟线电路，包括：精调延迟单元，该精调延迟单元的输入端耦接至该延迟线电路的输入端，该精调延迟单元的输出端通过开关耦接至该延迟线电路的输出端；以及多个粗调延迟单元，串联连接至该精调延迟单元的输出端，每个该粗调延迟单元通过多个第一开关中的一个对应开关耦接至该延迟线电路的输出端；其中该精调延迟单元包括二个精调延迟电路，每个该精调延迟电路包括：第一P型金属氧化物半导体晶体管即第一PMOS晶体管；第一N型金属氧化物半导体晶体管即第一NMOS晶体管，其漏极耦接至该第一PMOS晶体管的漏极，其栅极耦接至该第一PMOS晶体管的栅极；多个第二PMOS晶体管，并联耦接于电源电压以及该第一PMOS晶体管的源极之间，所述第二PMOS晶体管的栅极特征的宽度相等；至少一个第三PMOS晶体管，耦接于该电源电压以及该第一PMOS晶体管的源极之间，该至少一个第三PMOS晶体管的栅极特征的宽度小于所述第二PMOS晶体管的栅极特征的宽度；多个第二NMOS晶体管，并联耦接于接地电压以及该第一NMOS晶体管的源极之间，所述第二NMOS晶体管的栅极特征的宽度相等；以及至少一个第三NMOS晶体管，耦接于该接地电压以及该第一NMOS晶体管的源极之间，该至少一个第三NMOS晶体管的栅极特征的宽度小于所述第二NMOS晶体管的栅极特征的宽度。
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