[发明专利]分段相关单元、伪码测距装置及其方法

摘要

本发明公开了一种分段相关单元、伪码测距装置及其方法。分段相关单元包括：延迟缓存模块缓存输入的扩频信号序列，在延迟预定时间后将扩频信号序列依序划分为第一序列段、第二序列段、第三序列段和第四序列段，并分别输入第四相关模块、第三相关模块、第二相关模块和第一相关模块；本地码排序模块获取本地伪码序列，对本地伪码序列按照第二顺序进行排序，将排序后的本地伪码序列依序划分为第一伪码段、第二伪码段、第三伪码段和第四伪码段，并分别输入第一相关模块、第二相关模块、第三相关模块和第四相关模块；四个相关模块对输入的序列段和伪码段进行相关运算，输出相关峰；数据变换模块选择相关值最大的相关峰输出。本发明能够避免丢失码片。

主权项

一种分段相关单元，其特征在于，包括延迟缓存模块、本地码排序模块、第一相关模块、第二相关模块、第三相关模块、第四相关模块和数据变换模块，其中，所述延迟缓存模块用于缓存输入的扩频信号序列，在延迟预定时间后将扩频信号序列依序划分为第一序列段、第二序列段、第三序列段和第四序列段，并将所述第四序列段输入至所述第一相关模块，将所述第三序列段输入至所述第二相关模块，将所述第二序列段输入至所述第三相关模块，将所述第一序列段输入至所述第四相关模块，其中，所述扩频信号序列以第一顺序排序；所述本地码排序模块用于获取本地伪码序列，对所述本地伪码序列按照第二顺序进行排序，将排序后的本地伪码序列依序划分为第一伪码段、第二伪码段、第三伪码段和第四伪码段，并将所述第一伪码段输入至所述第一相关模块，将所述第二伪码段输入至所述第二相关模块，将所述第三伪码段输入至所述第三相关模块，将所述第四伪码段输入至所述第四相关模块，其中，所述第一顺序和所述第二顺序相反，所述本地伪码序列和所述扩频信号序列的长度相等，且所述第一序列段和所述第四伪码段长度相等，所述第二序列段和所述第三伪码段长度相等，所述第三序列段和所述第二伪码段长度相等，所述第四序列段和所述第一伪码段长度相等；所述第一相关模块用于对所述第四序列段和第一伪码段进行相关运算，输出相关峰至所述数据变换模块；所述第二相关模块用于对所述第三序列段和第二伪码段进行相关运算，输出相关峰至所述数据变换模块；所述第三相关模块用于对所述第二序列段和第三伪码段进行相关运算，输出相关峰至所述数据变换模块；所述第四相关模块用于对所述第一序列段和第四伪码段进行相关运算，输出相关峰至所述数据变换模块；所述数据变换模块用于比较所述第一相关模块、第二相关模块、第三相关模块和第四相关模块输出的相关峰，并输出相关值最大的相关峰。