[发明专利]一种提取待测时钟信号时间间隔参数的电路及方法

摘要

本发明公开了一种提取待测时钟信号时间间隔参数的电路及方法，电路包括有比较器、时钟分配单元、启动/停止控制单元、电路结构相同的三路通路单元、FPGA单元，方法通过FPGA单元对三路通路单元分别锁定三个相应待测时钟信号的边沿，将三个待测时钟信号的边沿相互之间两两组合可一次提取出三个时间间隔参数或相邻周期值。本发明可实现对高速待测时钟提取时间间隔参数，并可对参数的类型及正/负极性进行灵活的控制，单次侧量可提取三个时间间隔参数或相邻周期值，并可实现随机取样。

主权项

一种提取待测时钟信号时间间隔参数的电路，其特征在于：包括有时钟分配单元、启动/停止控制单元、电路结构相同的三路通路单元、FPGA单元，其中：所述时钟分配单元由差分比较器和一分四的缓冲器集成电路芯片构成，时钟分配单元的输出分别与启动/停止控制单元输入、三路通路单元输入连接，差分比较器送入的待测时钟信号经过一分四的缓冲器后分为四路输出，四路输出的待测时钟信号分别送入启动/停止控制单元、三路通路单元；所述启动/停止控制单元由单个D触发器构成，启动/停止控制单元输出部分连接至三路通路单元，所述FPGA单元有部分输出连接至启动/控制单元输入，时钟分配单元输出的待测时钟信号送入启动/停止控制单元D触发器的时钟输入端，FPGA单元产生启动/停止测量信号并送入启动/停止控制单元D触发器的数据输入端，启动/停止控制单元以待测时钟信号作为基准信号同步启动/停止测量信号产生启动/停止控制信号，启动/停止控制信号通过启动/停止控制单元的输出差分输出，其中部分启动/停止控制信号送入三路通路单元；所述通路单元中，每路通路单元分别由第一正/负选择芯片、二分频芯片、第二正/负选择芯片、可编程分频器、锁存器依次连接构成，所述时钟分配单元输出分别与每路通路单元中第一正/负选择芯片输入连接，所述FPGA单元有部分输出分别与每路通路单元中第一正/负选择芯片、第二正/负选择芯片、可编程分频器连接，所述启动/停止控制单元部分输出分别与每路通路单元中二分频芯片、可编程分频器、锁存器连接，时钟分配单元输出的待测时钟信号送入每路通路单元中第一正/负选择芯片，待测时钟信号依次经过第一正/负选择芯片正负选择、二分频芯片分频、第二正/负选择芯片正负选择、可编程分频器分频、锁存器锁存后通过锁存器输出待测时钟信号的锁定边沿，所述启动/停止控制单元输出的启动/停止控制信号分别送入二分频芯片、可编程分频器、锁存器，作为二分频芯片和锁存器的复位信号以及可编程分频器的置数使能信号，所述FPGA单元中产生正/负极性选择信号、分频置数控制信号，正/负极性选择信号由FPGA单元分别送入第一正/负选择芯片、第二正/负选择芯片，分频置数控制信号由FPGA单元送入可编程分频器。