[发明专利]一种抗地弹效应的输出电路

摘要

本发明公开了一种抗地弹效应的输出电路，它包括用于控制PMOS晶体管Ⅰ(101)、PMOS晶体管Ⅱ(103)导通过程中减小电源线上的地弹效应的PMOS控制逻辑电路，用于控制NMOS晶体管Ⅰ(102)、NMOS晶体管Ⅱ(104)导通过程中减小地线上的地弹效应的NMOS控制逻辑电路；电阻Ⅰ（R1）连接于输出节点（VOUT）和PMOS晶体管Ⅱ(103)的漏极，电阻Ⅱ（R2）连接于输出节点（VOUT）和NMOS晶体管(104)的漏极。本发明的目的是提供一种具有抗地弹效应的输出电路，该电路除了具有较强的抗地弹能力之外，还可以相对减少电路的延迟和功耗。

主权项

一种抗地弹效应的输出电路，其特征在于，它包括，用于控制PMOS晶体管Ⅰ（101）、PMOS晶体管Ⅱ（103）导通过程中减小电源线上的地弹效应的PMOS控制逻辑电路；用于控制NMOS晶体管Ⅰ（102）、NMOS晶体管Ⅱ（104）导通过程中减小地线上的地弹效应的NMOS控制逻辑电路；电阻R1连接于输出节点VOUT和PMOS晶体管Ⅱ（103）的漏极，电阻R2连接于输出节点VOUT和NMOS晶体管Ⅱ（104）的漏极；所述的PMOS控制逻辑电路包括，以预驱动节点A和输出节点VOUT作为输入的开关模块（01），连接于节点K和节点B之间的传输模块（02），连接于节点B和输出节点VOUT的泄放模块（03）；所述的NMOS控制逻辑电路包括以预驱动节点D和输出节点VOUT作为输入的开关模块（04），连接于节点I和节点E之间的传输模块（05），连接于节点E和输出节点VOUT的泄放模块（06）；所述的PMOS控制逻辑电路中的泄放模块（03）包括栅极连接节点K，源级连接节点B的PMOS泄放管Ⅰ（105），连接PMOS泄放管Ⅰ（105）的漏极和输出节点VOUT的电阻R2；所述的NMOS控制逻辑电路中的泄放模块（06）包括栅极连接节点I，源级连接节点E的NMOS泄放管Ⅱ（106），连接NMOS泄放管Ⅱ（106）的漏极和输出节点VOUT的电阻R0；所述节点B为PMOS晶体管Ⅰ（101）的栅极节点；所述节点E为NMOS晶体管Ⅰ（102）的栅极节点。