[发明专利]兼容标准CMOS工艺的伪差分结构非易失性存储器

摘要

本发明公开了一种兼容标准CMOS工艺的伪差分结构非易失性存储器，解决了不能与标准CMOS工艺兼容问题，采用了差分输出结构，缩小了存储单元结构的面积，包括多个存储单元，每个存储单元包括控制管、第一隧穿管、第二隧穿管、第三隧穿管、第一转换管、第二转换管、第一选择管和第二选择管共8个晶体管，所有的晶体管均为单多晶硅栅结构和相同厚度的栅氧化层，该存储单元与标准CMOS工艺兼容；本发明降低应用成本，减少技术开发周期，稳定性好，读取速度比较快，可靠性高。

主权项

一种兼容标准CMOS工艺的伪差分结构非易失性存储器，包括多个存储单元，其特征在于：每个存储单元包括数据存储模块B101、信号转换模块B102、开关控制模块B103；所述数据存储模块B101包括控制管M101、第一隧穿管M102、第二隧穿管M103、第三隧穿管M108；控制管M101、第一隧穿管M102、第二隧穿管M103和第三隧穿管M108四管的栅极连接构成的浮栅107；控制管M101的源极108和漏极109与第一N阱NT1相连接构成第一端口101，第一隧穿管M102的源极与其第二N阱NT2相连接构成第二端口102，第二隧穿管M103的漏极111与第一P阱PT1连接接地端110，第三隧穿管M108的源极、漏极、第三N阱NT3三端相连构成第三端口103；第一隧穿管M102的漏极113与第二隧穿管M103的漏极112相连接；所述信号转换模块B102包括第一转换管M104和第二转换管M105，两者的栅极互连构成第七端口114，并与所述第一隧穿管M102的漏极113相连；第一转换管M104的漏极115与第二转换管M105的源极122连接至第二端口102；所述第二转换管M105的源极122与阱121相连；第一转换管M104的源极117和第二转换管M105的漏极120用于输出信号转换模块B102产生的信号；所述开关控制模块B103包括第一选择管M106和第二选择管M107，两者的栅极互连构成第四端口104，第一选择管M106的源极123与第一转换管M104的源极117相连；第二选择管M107的源极125与第二转换管的漏极120相连；第一选择管M106的漏极105与第一选择管M107的漏极106为存储单元的数据输出端口。