[发明专利]用于改进的栅极间隔件控制的利用多层外延硬掩膜的CMOS制造方法

摘要

本申请涉及一种用于改进的栅极间隔件控制的利用多层外延硬掩膜的CMOS制造方法。可以通过形成双层硬掩膜来形成包含PMOS晶体管的集成电路。硬掩膜的第一层是使用烃类反应物形成的含碳氮化硅。硬掩膜的第二层是使用氯化硅烷反应物在第一层上形成的含氯氮化硅。在形成SiGe外延源/漏区域之后，使用湿法蚀刻去除硬掩膜，所述湿法蚀刻以比第一层快至少三倍的速率去除第二层。

主权项

1.一种形成集成电路的方法，所述方法包括以下步骤：在p沟道金属氧化物半导体晶体管即PMOS晶体管的栅极上方形成双层硬掩膜的第一层，所述第一层是利用第一氯化硅烷反应物、烃类和氨通过等离子体增强化学气相沉积工艺即PECVD工艺形成的氮化硅；在所述第一层上形成所述双层硬掩膜的第二层，所述第二层是利用第二氯化硅烷反应物和氨并在没有烃类反应物的情况下通过PECVD工艺形成的含氯氮化硅；通过非等向性蚀刻从所述集成电路的水平表面去除所述第二层和所述第一层，留下栅极偏移间隔件的横向表面上的所述第二层和所述第一层，所述栅极偏移间隔件设置在所述PMOS晶体管的所述栅极的横向表面上；随后从所述集成电路的衬底去除材料以形成与所述PMOS晶体管的所述栅极相邻的源/漏空腔；随后通过外延工艺在所述源/漏空腔中形成硅锗源/漏区域即SiGe源/漏区域；随后通过湿法蚀刻工艺的第一阶段去除所述第二层，其中所述第二层的蚀刻速率比所述第一层的蚀刻速率快至少三倍；以及随后通过所述湿法蚀刻工艺的第二阶段去除所述第一层，使得在所述湿法蚀刻工艺的所述第二阶段完成之后，所述栅极偏移间隔件的至少一部分保留。