[发明专利]用于IO接口的低频多相位差分时钟树型高速低功耗串行器

摘要

本发明属于集成电路技术领域，具体涉及一种用于IO接口的低频多相位差分时钟树型高速低功耗串行器。该串行器由采样电路、门级逻辑电路和缓冲器构成；采样电路采用D型上升沿触发器实现；门级逻辑电路采用与非门、或非门实现；缓冲器采用两级反相器串联实现。本发明高速串行器采用低频时钟并且避免了传统高速串行器采用的较多D型触发器，从而有效降低功耗；采样电路为门级逻辑电路将并行数据依次锁存为串行数据提供至少一个比特宽度的裕量，以减小串行输出数据的误码率；门级逻辑电路中的每个与非门、或非门的输出寄生电容较小，使串行输出数据速率大为提高。

主权项

一种用于IO接口的低频多相位差分时钟树型高速低功耗串行器，其特征在于：采用低频多相位差分时钟树型结构，将低速并行数据转换成高速串行数据；其由采样电路、门级逻辑电路和缓冲器构成；其中，采样电路采用D型上升沿触发器实现；门级逻辑电路采用与非门、或非门实现；缓冲器采用两级反相器串联实现；设时钟CLK1~CLK4和CLK1B~CLK4B为外部锁相环产生的低频多相位差分时钟；D7~D0为低速并行输入数据，OUT为高速串行输出数据；串行器的电路连接关系如下：并行数据D7~D0分别输入至D型上升沿触发器1~8的输入端D，时钟CLK4B输入至D型上升沿触发器1~4的输入端CK，时钟CLK2输入至D型上升沿触发器5~8的输入端CK；D型上升沿触发器1~8的输出端Q分别接在与非门9~16的输入端a；时钟CLK1和CLK2B分别输入至与非门9的输入端b和c，时钟CLK2和CLK3B分别输入至与非门10的输入端b和c，时钟CLK3和CLK4B分别输入至与非门11的输入端b和c，时钟CLK4和CLK1分别输入至与非门12的输入端b和c，时钟CLK1B和CLK2分别输入至与非门13的输入端b和c，时钟CLK2B和CLK3分别输入至与非门14的输入端b和c，时钟CLK3B和CLK4分别输入至与非门15的输入端b和c，时钟CLK4B和CLK1B分别输入至与非门16的输入端b和c；与非门9和与非门10的输出端o分别接在与非门17的输入端a和b，与非门11和与非门12的输出端o分别接在与非门18的输入端a和b，与非门13和与非门14的输出端o分别接在与非门19的输入端a和b，与非门15和与非门16的输出端o分别接在与非门20的输入端a和b；与非门17和与非门18的输出端o分别接在或非门22的输入端a和b，与非门19和与非门20的输出端o分别接在或非门23的输入端a和b；或非门22和或非门23的输出端o分别接在与非门21的输入端a和b；与非门21的输出端o接在缓冲器24的输入端，缓冲器24的输出端为高速串行数据OUT。